FR3020499A1 - Transistor pmos a mobilite des porteurs amelioree - Google Patents

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Abstract

Le circuit intégré comprend au sein d'un substrat (SB) contenant du silicium et orienté selon la face cristallographique (100), au moins une région active (ZA) limitée par une région isolante (RIS) et au moins un transistor PMOS (TR) situé dans et sur ladite région active. Le canal (CNL) du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type <110>, et le circuit intégré comprend en outre au moins un motif de base (MTB) en forme de T, électriquement inactif, situé au dessus d'au moins une zone (Z) de la région isolante (RIS) située au voisinage d'au moins une extrémité transversale (ET1) du canal, la branche horizontale (BH) du T étant sensiblement parallèle à la direction longitudinale du canal (DRL).

Description

Transistor PMOS à mobilité des porteurs améliorée L'invention concerne les circuits intégrés et plus particulièrement l'amélioration des performances des transistors PMOS, en particulier la mobilité des porteurs. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium, en particulier du type tranchée peu profonde (STI : Shallow Trench Isolation). Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante peut (en fonction du coefficient de dilatation thermique du matériau isolant et de la température de dépôt)conduire à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Si une région active contrainte en compression favorise les performances d'un transistor PMOS sur certaines directions, notamment en termes de mobilité des porteurs, il existe un besoin d' améliorer encore ces performances, notamment en termes de mobilité. Selon un mode de réalisation, il est proposé d'améliorer la mobilité des porteurs d'un transistor PMOS en disposant un motif métallique fictif (« dummy » en langue anglaise) au voisinage d'au moins une extrémité transversale du canal d'un transistor PMOS orienté à 45° par rapport à l'orientation du substrat, ce qui est équivalent à un transistor PMOS disposé sur un substrat tourné de 45°. Selon un aspect, il est proposé un circuit intégré, comprenant au sein d'un substrat contenant du silicium et orienté selon la face cristallographique (100), au moins une région active limitée par une région isolante et au moins un transistor PMOS situé dans et sur ladite région active. Selon une caractéristique générale de cet aspect, le canal du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type <110>, et le circuit intégré comprend en outre au moins un motif de base en forme de T, électriquement inactif, situé au-dessus d'au moins une zone de la région isolante située au voisinage d'au moins une extrémité transversale du canal, la branche horizontale du T étant sensiblement parallèle à la direction longitudinale du canal. Une zone de la région isolante située au voisinage d'une extrémité du canal du transistor peut s'entendre comme une zone éloignée de ladite extrémité du canal d'une distance qui est du même ordre de grandeur que la distance minimum autorisée par les règles de conception du circuit intégré (DRM : Design Rules Manual, en anglais), entre le bord d'un contact électriquement conducteur et l'extrémité du canal d'un transistor. En d'autres termes cette distance peut être comprise entre une fois et une dizaine de fois ladite distance minimum, et de préférence égale à cette distance minimum.
Une direction cristallographique de type <110> comprend toute une famille de directions cristallographiques équivalentes. Mais, bien entendu, comme le canal d'un transistor est parallèle à la face supérieure du substrat, le canal du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type <110> contenue dans ou parallèle à la face cristallographique (100). Ainsi, la combinaison d'un transistor PMOS dont le canal est orienté dans une telle direction cristallographique, c'est-à-dire par exemple à 45° par rapport à l'orientation du substrat ou encore disposé sur un substrat tourné de 45°, et d'au moins un tel motif de base en forme de T situé au voisinage d'au moins une extrémité transversale du canal, permet d'augmenter les contraintes en compression dans la direction longitudinale du canal et les contraintes en tension dans la direction transversale du canal, ce qui améliore encore la mobilité des porteurs du transistor PMOS dans le canal.
La branche horizontale du T se situe de préférence entre l'extrémité correspondante du canal et la branche verticale du T. En d'autres termes, le T est préférentiellement orienté de telle façon que la branche horizontale soit plus près du canal que la branche verticale.
Bien qu'au moins une partie de la branche verticale du T se situe dans le prolongement transversal du canal, c'est-à-dire que la branche verticale du T peut être décalée longitudinalement par rapport à l'axe transversal du canal, il est préférable que l'axe de symétrie de la branche verticale du T soit sensiblement aligné avec l'axe transversal du canal. La branche horizontale du T induit des contraintes en compression selon la direction longitudinale du canal tandis que la branche verticale du T induit des contraintes en tension selon la direction transversale du canal. L'homme du métier saura ajuster les dimensions de ces branches du T de façon à permettre effectivement cet effet. Cela étant, à titre indicatif, il est préférable que la largeur de la branche horizontale du T, comptée selon la direction transversale du canal, soit inférieure ou égale au tiers de la longueur de cette branche horizontale comptée selon la direction longitudinale du canal. De même, il est préférable que la largeur de la branche verticale du T, comptée selon la direction longitudinale du canal, soit sensiblement égale à la longueur du canal. Ledit au moins un motif de base possède avantageusement un coefficient de dilatation thermique supérieur à celui du matériau diélectrique environnant et est par exemple métallique. Plusieurs solutions sont possibles pour réaliser ce motif de base. Selon un mode possible de réalisation, ledit au moins un motif de base peut reposer sur ladite zone de région isolante et s'étendre alors entre ladite zone de région isolante et ledit au moins un niveau de métallisation, typiquement le premier niveau de métallisation. En d'autres termes, un tel motif de base s'apparente alors à un « contact », qui est bien entendu un contact fictif puisque ce motif de base est électriquement inactif et c'est-à-dire connecté électriquement à aucun potentiel. Et ce motif de base peut être alors réalisé, moyennant une modification du masque « contacts », conjointement à la réalisation des contacts effectifs pris par exemple sur les régions de grille de source et de drain des transistors.
Le motif de base peut alors comprendre du tungstène. Cela étant, lorsque la région de grille déborde sur la région isolante, et qu'il n'y a par conséquent pas de place pour disposer le motif de base sur cette région isolante au voisinage d'une extrémité transversale du canal, ledit au moins un motif de base peut être situé à la verticale de ladite zone de région isolante sur au moins un niveau de métallisation, par exemple sur le premier niveau de métallisation. Généralement, un circuit intégré comprend plusieurs niveaux de métallisation. Aussi, selon un mode de réalisation, ledit au moins un ensemble peut comporter ledit au moins un motif de base et au moins un autre motif empilé avec ledit au moins un motif de base. Cet autre motif est avantageusement géométriquement analogue au motif de base et est situé à au moins un niveau de métallisation, ledit ensemble étant toujours électriquement inactif.
Cet autre motif peut être ainsi directement au contact du motif de base lorsque ce dernier repose directement sur la région isolante ou bien être relié au motif de base par au moins un via lorsque par exemple le motif de base se situe au premier niveau de métallisation et que ledit autre motif se situe au deuxième niveau de métallisation. Le via est également avantageusement en forme de T. Lorsque le motif de base et au moins un autre motif se situent respectivement à des niveaux de métallisation différents, ces motifs et le, ou les vias éventuels peuvent comporter du cuivre ou de 1 ' aluminium.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 4 illustrent schématiquement certaines caractéristiques cristallographiques du silicium, et, les figures 5 à 12 illustrent schématiquement différents modes de réalisation d'un circuit intégré selon l'invention. On décrit une structure cristalline par un réseau et un motif. Le réseau est un arrangement périodique et régulier des points de l'espace alors que le motif est une base d'atomes dans la maille élémentaire du réseau qui est répétée de manière identique selon les trois vecteurs de la base du réseau. Dans le cas du silicium, la structure cristalline est du type cubique diamant comme illustré schématiquement sur la figure 1. Les atomes de silicium occupent les positions d'un réseau cubique à face centrée avec des atomes de silicium occupant un site tétraédrique sur deux de la maille. Le réseau cubique face centrée présente huit sites tétraédriques qui peuvent accueillir d'autres atomes ce qui conduit à l'existence de plans ou faces cristallographiques plus ou moins denses. Dans le cas du silicium, quatre des huit sites sont occupés dans un cube. Comme il est bien connu de l'homme du métier, les plans et directions cristallographiques d'une structure cristalline sont définis en utilisant une description mathématique connue sous l'expression « indices de Miller ». Ainsi, la direction [hkl] définit un vecteur ou direction orthogonal à la surface d'un plan ou face particulier. La notation {hkl} définit une famille de plans ou faces et la notation (hkl) définit un plan ou face particulier.
Ainsi, la figure 2 illustre une famille de plans {100} comportant en gras la face ou plan (100). Généralement, l'industrie électronique utilise traditionnellement et préférentiellement des substrats de silicium orientés selon la face cristallographique (100).
Comme illustré très schématiquement sur la figure 3, sur laquelle on a simplifié pour des fins de clarté, la structure cristalline du silicium, on peut associer pour un plan ou face cristallographique (100) des directions de type <100>. Cette notation <> permet d'identifier une famille de directions équivalentes.
Ainsi, sur la figure 3, le type <100> comporte les directions équivalentes [100], [010], [001]. Le type <110> inclut les directions équivalentes suivantes : [110], [011], [101], [-1-10], [0-1-1], [-10-1], [-110], [0-11], [-101], [1-10], [01-1], [10-1] Certaines de ces directions sont illustrées sur la figure 4. Et, on voit que certaines de ces directions ne sont pas contenues ou ne sont pas parallèles au plan cristallographique (100) tandis que d'autres directions le sont, comme par exemple, les directions [110] [-1-10] [-110] [1-10].
Dans la suite de la description, on considèrera que le circuit intégré comprend un substrat silicium orienté selon la face cristallographique (100) et incorporant au moins un transistor PMOS dont le canal est orienté longitudinalement selon une direction cristallographique de type <110>.
Bien entendu, étant donné que le canal du transistor est parallèle à la face du substrat, une direction cristallographique du type <110> pour l'orientation longitudinale du canal est une direction de type <110> contenue ou parallèle à la face cristallographique (100), par exemple la direction [110].
Ceci est illustré sur la figure 5 et sur la figure 6 qui est une section selon la ligne VI-VI de la figure 5. Sur ces figures, le circuit intégré CI comprend au sein du substrat SB comportant du silicium, et orienté selon la face cristallographique (100), une région active ZA limitée par une région isolante RIS, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation). Un transistor PMOS TR est situé dans et sur ladite région active ZA. Cette région active ZA comporte les régions de source S et de drain D du transistor TR ainsi que le canal CNL du transistor s'étendant longitudinalement selon la direction DRL (correspondant à la direction cristallographique [110]) entre les régions de source et de drain S et D.
Sur ces figures, la référence DRT désigne la direction transversale du canal CNL, qui est orthogonale à la direction longitudinale DRL. Le canal CNL possède donc deux extrémités transversales ET1 et ET2. Le transistor TR comporte également une région de grille G, par exemple en polysilicium, séparée de la zone active ZA par un oxyde de grille OX, par exemple du dioxyde de silicium. La dimension L désigne la longueur du canal comptée selon la direction DRL et la dimension W désigne la largeur du canal comptée selon la direction transversale DRT. Un contact métallique CTC, par exemple du tungstène, permet de contacter la grille G. De même, d'autres contacts, non représentés sur ces figures à des fins de certification, permettent de contacter les régions de source et de drain S et D du transistor. Le circuit intégré CI comprend en outre un motif de base MTB en forme de T, électriquement inactif, situé au-dessus d'une zone Z de la région isolante RIS située ici au voisinage de l'extrémité transversale ET1 du canal. La branche horizontale BH du T est sensiblement parallèle à la direction longitudinale DRL du canal tandis que la branche verticale BV du T, orientée selon la direction transversale DRT, a son axe de symétrie AxC sensiblement aligné avec l'axe transversal du canal CNL. Comme illustré plus particulièrement sur la figure 6, le circuit intégré CI comprend une partie d'interconnexion (communément désignée par l'homme du métier sous l'acronyme anglosaxon BEOL : Back End Of Lines), comportant plusieurs niveaux de métallisation dont seulement deux, à savoir le premier niveau de métallisation et le deuxième niveau de métallisation Ml, M2, sont représentés ici à des fins de certification. Chaque niveau de métallisation comporte des pistes métalliques permettant l'interconnexion des différents composants du circuit intégré. Ces niveaux de métallisation sont séparés par des niveaux de vias, dont seulement le premier niveau V1 est représenté ici à des fins de simplification. Le niveau de via V1 comporte différents via permettant de connecter entre elles des pistes des niveaux de métallisation adjacents Ml, M2. Les différentes pistes des niveaux de métallisation ainsi que les vias sont encapsulés dans un matériau isolant communément désigné par l'homme du métier sous le vocable de diélectrique inter-métal (IMD : Inter Metal Dielectric). Par ailleurs, les contacts tels que le contact CTC permettant de contacter les zones électriquement actives des différents composants au premier niveau de métallisation, sont encapsulés dans une région isolante RIS2. Et, on voit ici que le motif de base MTB est également encapsulé dans la région isolante RIS2 entre la couche d'oxyde de grille OX qui recouvre la surface supérieure du substrat et le premier niveau de métallisation Ml.
Ce motif de base MTB est ainsi réalisé conjointement à la réalisation des contacts CTC par une modification du masque « contacts ». Il est réalisé ainsi avec le même métal que celui remplissant les contacts CTC, par exemple du tungstène. Dans ce cas, un motif de base MTB situé au voisinage d'une extrémité du canal du transistor peut s'entendre comme un motif dont la distance entre la branche horizontale du T et ladite extrémité du canal est du même ordre de grandeur que la distance minimum autorisée par les règles de conception du circuit intégré (DRM ) entre le bord d'un contact et l'extrémité du canal d'un transistor. En d'autres termes cette distance peut être comprise entre une fois et une dizaine de fois ladite distance minimum, et de préférence égale à cette distance minimum. Le motif MTB est électriquement inactif c'est-à-dire relié à aucun potentiel ou composant du circuit intégré CI. La branche horizontale BH du T induit des contraintes en compression dans le canal du transistor PMOS selon la direction longitudinale DRL tandis que la branche verticale BV du T induit des contraintes en tension selon la direction transversale DRT. Et, ceci favorise donc la mobilité des porteurs du transistor PMOS.
L'homme du métier sera choisir les dimensions géométriques du T de façon à obtenir effectivement une adjonction de contraintes en compression selon la direction longitudinale DRL du canal et de contraintes en tension selon la direction DRT du canal.
Ainsi, à titre indicatif, la largeur W2 (figure 7) de la branche horizontale BH du T, comptée selon la direction transversale DRT du canal, est avantageusement inférieure ou égale au tiers de la longueur L2 de cette branche horizontale, comptée selon la direction longitudinale du canal.
Par ailleurs, la largeur Li de la branche verticale BV du T, comptée selon la direction longitudinale du canal, est avantageusement sensiblement égale à la longueur L du canal. En ce qui concerne la longueur L2 de la branche horizontale du T, elle peut être prise égale à la longueur maximale admissible compte tenu de l'encombrement local du circuit intégré. De même, la longueur W1 de la branche verticale du T peut être également égale à la valeur maximale autorisée compte tenu de l'encombrement local du circuit intégré. La variation de mobilité induite est ainsi de l'ordre de 10% dans la région proche du motif en forme de T. Alors que sur la figure 5, l'axe de symétrie de la branche verticale du T était sensiblement aligné avec l'axe transversal du canal, il est possible, comme illustré sur la figure 8, que le motif de base MTB soit légèrement décalé longitudinalement par rapport à l'axe transversal ADRT du canal pour autant qu'au moins une partie de la branche verticale BV du T se situe dans le prolongement transversal 2 du canal. Un tel mode de réalisation peut être envisagé lorsque par exemple l'encombrement local du circuit intégré ne permet pas un alignement de la branche verticale du T sur le canal, moyennant éventuellement une génération moins efficace de contraintes en tension notamment, selon la direction transversale du canal. Dans le mode de réalisation de la figure 9, on suppose que la région de grille G du transistor TR déborde au-dessus d'au moins une zone Z de la région isolante RIS située au voisinage d'au moins une extrémité transversale du canal. Dans ce cas, il n'est bien évidemment pas possible de faire reposer le motif de base MTB directement sur la région isolante RIS. Aussi, est-il prévu, comme illustré sur la figure 9 et sur la figure 10 qui est une section selon la ligne X-X de la figure 9, de disposer le motif de base MTB à la verticale de la zone Z sur un niveau de métallisation, par exemple le premier niveau de métallisation Ml. Le placement d'un tel motif sur un niveau de métallisation à la verticale de la zone Z permet également de générer, mais dans une moindre mesure, des contraintes en compression dans la direction longitudinale du canal et des contraintes en tension dans la direction transversale du canal. Bien entendu, alors que sur les figures 9 et 10, on n'a représenté qu'un seul motif MTB à la verticale d'une zone située à une seule extrémité transversale du canal, il serait possible de disposer un motif MTB à la verticale des deux zones Z situées au voisinage des deux extrémités transversales du canal. Il serait également possible de combiner le mode de réalisation des figures 5 et 6 avec le mode de réalisation des figures 9 et 10, c'est-à-dire de placer à une extrémité transversale du canal un motif MTB reposant directement sur la zone Z de la région isolante et un autre motif MTB situé au premier niveau de métallisation à la verticale de la zone Z de la région isolante située à l'autre extrémité transversale du canal.
Il est également possible, comme illustré sur les figures 11 et 12 de former un empilement, électriquement inactif, comportant un motif de base MTB et au moins un autre motif MT1, MT2. Dans le mode de réalisation de la figure 11, le motif de base MTB repose directement sur la zone correspondante de la région isolante RIS et l'empilement comporte un autre motif MT1 disposé ici au niveau de métallisation M1 également en forme de T, reposant sur le motif MTB ainsi qu'un autre motif MT2 disposé au niveau de métallisation M2 et relié au motif MT1 par un via MTV1.
Bien qu'il eût été possible de n'utiliser qu'un seul via classique entre les deux motifs MT1 et MT2, il est particulièrement avantageux, comme illustré sur la figure 12, d'utiliser un via MTV1 également en forme de T de façon à renforcer encore l'intensité des contraintes en compression et en tension introduite dans la zone active du transistor. Un tel via en forme de T peut être obtenu par un dessin de vias classique de façon très rapprochés pour qu'une fois gravés, ils viennent se connecter pour former ainsi une ligne continue en forme de T.
Les règles de conception (DRM : Design Rules Manual) classiques sont ainsi violées mais il est possible de mettre en place des règles/dérogations dédiées. De telles dérogations sont déjà communément appliquées dans certaines régions du circuit, aux périphéries du produit par exemple.15

Claims (11)

  1. REVENDICATIONS1. Circuit intégré, comprenant au sein d'un substrat (SB) contenant du silicium et orienté selon la face cristallographique (100), au moins une région active (ZA) limitée par une région isolante (RIS) et au moins un transistor PMOS (TR) situé dans et sur ladite région active, caractérisé en ce que le canal (CNL) du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type <110>, et le circuit intégré comprend en outre au moins un motif de base (MTB) en forme de T, électriquement inactif, situé au dessus d'au moins une zone (Z) de la région isolante (RIS) située au voisinage d'au moins une extrémité transversale (ET1) du canal, la branche horizontale (BH) du T étant sensiblement parallèle à la direction longitudinale du canal (DRL).
  2. 2. Circuit intégré selon la revendication 1, dans lequel au moins une partie de la branche verticale (BV) du T se situe dans le prolongement transversal (2) du canal.
  3. 3. Circuit intégré selon la revendication 2, dans lequel l'axe de symétrie (AxC) de la branche verticale du T est sensiblement aligné avec l'axe transversal (ADRT) du canal.
  4. 4. Circuit intégré selon l'une des revendications précédentes, dans lequel la largeur (W2) de la branche horizontale (BH) du T, comptée selon la direction transversale (DRT) du canal, est inférieure ou égale au tiers de la longueur (22) de cette branche horizontale (BH), comptée selon la direction longitudinale (DRL) du canal.
  5. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel la largeur (21) de la branche verticale du T, comptée selon la direction longitudinale (DRL) du canal, est sensiblement égale à la longueur (L) du canal.
  6. 6. Circuit intégré selon l'une des revendications précédentes, dans lequel ledit au moins un motif de base (MTR) est métallique.
  7. 7. Circuit intégré selon l'une des revendications précédentes, comprenant au moins un niveau de métallisation, ledit au moins un motif de base (MTB) reposant sur ladite zone (Z) de région isolante ets'étendant entre ladite zone (Z) de région isolante et ledit au moins un niveau de métallisation (M1).
  8. 8. Circuit intégré selon l'une des revendications 1 à 6, comprenant au moins un niveau de métallisation, la région de grille (G) du transistor débordant au dessus de ladite zone (Z) de région isolante et ledit au moins un motif de base (MTB) étant situé à la verticale de ladite zone(Z) de région isolante sur ledit au moins un niveau de métallisation (M1).
  9. 9. Circuit intégré selon la revendication 7 ou 8, comprenant plusieurs niveaux de métallisation et au moins un ensemble comportant ledit au moins un motif de base (MTB) et au moins un autre motif (MT1, MT2) empilé avec ledit au moins un motif de base, ledit au moins un autre motif étant géométriquement analogue audit au moins un motif de base et situé à au moins un niveau de métallisation (M1, M2), ledit ensemble étant électriquement inactif.
  10. 10. Circuit intégré selon la revendication 9, dans lequel ledit ensemble comprend en outre au moins un via (MTV1) disposé entre deux autres motifs (MT1, MT2).
  11. 11. Circuit intégré selon la revendication 10, dans lequel ledit au moins un via (MTV1) est en forme de T.
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US20090230439A1 (en) * 2008-03-13 2009-09-17 Yen-Sen Wang Strain Bars in Stressed Layers of MOS Devices
US20100148223A1 (en) * 2008-12-15 2010-06-17 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

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