JP5166507B2 - 半導体装置 - Google Patents
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Description
この発明は、半導体装置に関し、例えば、半導体基板に応力を加えることにより、電子又はホールの移動度を変化させたMOS型トランジスタ等に適用されるものである。
従来より、大規模集積回路(LSI:large-scale integration)を構成する能動素子の一つとして、MOS(metal oxide semiconductor)型、MIS(metal insulator semiconductor)型に代表される絶縁ゲート型電界効果トランジスタ(以下トランジスタ)が知られている。そして、このトランジスタのますますの微細化により、LSI中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、LSIから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール(キャリア)の移動度が低減するという問題がある。
そこで、例えば、トランジスタが設けられた半導体基板に、応力を与える絶縁材を埋め込み、トランジスタのチャネル領域に所望の応力を加えて、電子又はホールの移動度を向上させる半導体装置が提案されている(例えば、特許文献1参照)。
しかし、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、LSIの温度が室温から高温(例えば、200℃程度)に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減するという問題があった。
上記のように従来の半導体装置では、温度が上昇すると電子又はホールの移動度が低減するという事情があった。
この発明は、温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
この発明の一態様によれば、半導体基板中のPウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Pウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第1絶縁層を備えたN型の絶縁ゲート型電界効果トランジスタと、半導体基板中のNウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Nウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第2絶縁層を備えたP型の絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明の一態様によれば、ゲート電極の側壁上に沿って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第1絶縁層を備えたN型の絶縁ゲート型電界効果トランジスタと、ゲート電極の側壁上に沿って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第2絶縁層を備えたP型の絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明の一態様によれば、半導体基板上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられチャネル領域に第1引っ張り応力を加える第1絶縁層と、前記第1絶縁層上であって前記第1絶縁層と交差する方向に設けられ、チャネル領域に前記第1引っ張り応力と同時かつ交差する方向に沿って第2引っ張り応力を加える第2絶縁層とを備えた絶縁ゲート型電界効果トランジスタを具備する半導体装置を提供できる。
この発明の一態様によれば、負の膨張係数を有しチャネル領域に引っ張り応力を加える絶縁層を備えたN型の絶縁ゲート型電界効果トランジスタを具備し、前記絶縁層は、負の膨張係数を持つパイロセラミックス,HfW2O8,ZrW2O8,Nb2O5,SiO2(faujasite)のうちの少なくとも1つを含む半導体装置を提供できる。
この発明の一態様によれば、正の膨張係数を有しチャネル領域に圧縮応力を加える絶縁層を備えたP型の絶縁ゲート型電界効果トランジスタを具備し、前記絶縁層は、正の膨張係数を持つパイロセラミックス,正の膨張係数を持つガラス,Si3N4,Al2O3,AlNのうちの少なくとも1つを含む半導体装置を提供できる。
この発明によれば、温度が上昇するほど電子又はホールの移動度を向上できる半導体装置が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
この発明の第1の実施形態に係る半導体装置について、図1を用いて説明する。図1は、第1の実施形態に係る半導体装置を模式的に示す断面図である。
この発明の第1の実施形態に係る半導体装置について、図1を用いて説明する。図1は、第1の実施形態に係る半導体装置を模式的に示す断面図である。
図示するように、素子分離膜12により分離されたP型の半導体(シリコン等)基板(P-sub)11中のPウェル(P-well)13の上にN型であるNMOSトランジスタN1が設けられ、同一基板11中のNウェル(N-well)13上にP型のPMOSトランジスタP1が設けられている。このトランジスタN1上、P1上を覆うように、層間絶縁膜35が設けられている。
NMOSトランジスタN1は、ゲート絶縁膜14、ゲート電極15、ソース/ドレイン16、シリサイド層15S、16S、スペーサ17、絶縁層20、ソース/ドレインコンタクトプラグ31を備えている。
ゲート絶縁膜14は、半導体基板11中のPウェル13上に設けられている。ゲート電極15は、ゲート絶縁膜14上に設けられている。ソース/ドレイン16は、ゲート電極15を挟むようにPウェル13中に隔離して設けられている。シリサイド層15Sはゲート電極15上に設けられ、シリサイド層16Sはソース/ドレイン16上に設けられている。絶縁層20は、シリサイド層16S上、スペーサ17上、およびシリサイド層15S上に亙って連続して設けられている。ソース/ドレインコンタクトプラグ31は、層間絶縁膜35および絶縁層20を貫通し、ソース/ドレイン16表面上に設けられている。
絶縁層20は、この実施形態では、アモルファスマトリックス層22と上記アモルファスマトリックス層22中に散在された結晶体21とを備えたいわゆるパイロセラミックス(pyroceramics)により形成された絶縁層である。上記結晶体21は、例えば、LiAlSiO4等により形成されている。そして、絶縁層20は、全体として負の膨張係数(負の膨張率)[△V/V/△T](V:体積、T:温度、△V:体積変化)を有している。ここで、負の膨張係数とは、その体積が温度の上昇に伴って低減する割合をいう。この実施形態に係る絶縁層20の膨張係数は、例えば、−8×10−6/K程度である。上記結晶体21が負の膨張係数を有し、アモルファスマトリックス層22が正の膨張係数を有している。そのため、絶縁層20全体中に占める割合は、アモルファスマトリックス層22よりも結晶体21の方が大きいことが望ましい。
PMOSトランジスタP1は、ゲート絶縁膜24、ゲート電極25、ソース/ドレイン26、シリサイド層25S、26S、スペーサ27、絶縁層30、ソース/ドレインコンタクトプラグ32を備えている。
ゲート絶縁膜24は、Nウェル23上に設けられている。ゲート電極25は、ゲート絶縁膜24上に設けられている。ソース/ドレイン26は、ゲート電極25を挟むようにNウェル23中に隔離して設けられている。シリサイド層25Sはゲート電極25上に設けられ、シリサイド層26Sはソース/ドレイン26上に設けられている。絶縁層30は、シリサイド層26S上、スペーサ27上、およびシリサイド層25S上に亙って連続して設けられている。ソース/ドレインコンタクトプラグ32は、層間絶縁膜35および絶縁層30を貫通し、ソース/ドレイン26表面上に設けられている。
絶縁層30は、例えば、Si3N4等により形成されたライナー絶縁層である。さらに、絶縁層30は、正の膨張係数(正の膨張率)[△V/V/△T](V:体積、T:温度、△V:体積変化)を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。
<動作>
次に、この実施形態に係る半導体装置の動作について説明する。
次に、この実施形態に係る半導体装置の動作について説明する。
NMOSトランジスタN1の場合、例えば、このトランジスタN1を動作させるために、ゲート電極15及びソース/ドレイン16に所望の電圧が印加される。すると、トランジスタN1は、チャネルを流れる電流によって発熱する。
そして、この熱が絶縁層20に伝導すると、絶縁層20は、自身の負の膨張係数に従って圧縮する。そのため、絶縁層20には、ソース/ドレイン16からシリサイド層15Sに沿って応力18が発生する。結果、チャネル領域19にチャネル長方向に沿って引っ張り応力が加えられる。ここで、上記応力18は、例えば、80〜100[GPa]程度である。
PMOSトランジスタP1の場合、例えば、このトランジスタP1を動作させるために、ゲート電極25及びソース/ドレイン26に所望の電圧が印加される。すると、トランジスタP1は、チャネルを流れる電流によって発熱する。
そして、この熱が絶縁層30に伝導すると、絶縁層30は、自身の正の膨張係数に従って膨張する。そのため、絶縁層30には、シリサイド層25Sからソース/ドレイン26に沿って応力28が発生する。結果、チャネル領域29にチャネル長方向に沿って圧縮応力が加えられる。ここで、上記応力28は、例えば、数〜数十[GPa]程度である。
尚、上記のようなトランジスタN1、P1の動作電圧に伴う発熱の場合に限らず、広くこのトランジスタN1、P1を備えたLSIが動作する際の発熱等によっても同様の動作が得られることは勿論である。
上記のように、この実施形態に係る半導体装置によれば、下記(1)及び(2)に示す効果が得られる。
(1)LSIの温度が室温から高温(例えば、200℃程度)に上昇するほど、電子又はホール(キャリア)の移動度を向上できる。
上記のように、NMOSトランジスタN1の場合には、このトランジスタN1が動作する際等に発生する熱が絶縁層20に伝導することにより、絶縁層20は自身の負の膨張係数に従って圧縮する。そのため、絶縁層20には、ソース/ドレイン16からシリサイド層15Sに沿って応力18が発生する。結果、チャネル領域19にチャネル長方向に沿って引っ張り応力を加えることができる。
ここで、NMOSトランジスタの場合には、チャネル領域にチャネル長方向に沿った引っ張り応力が加えられると電子の移動度が向上することが知られている。そのため、基板11等の温度が上昇して高温となった場合であっても、トランジスタN1の電子の移動度を向上することができる。
PMOSトランジスタP1の場合には、このトランジスタP1が動作する際等に発生する熱が絶縁層30に伝導することにより、絶縁層30は自身の正の膨張係数に従って膨張する。そのため、絶縁層30には、シリサイド層25Sからソース/ドレイン26に沿って応力28が発生する。結果、チャネル領域29にチャネル長方向に沿った圧縮応力を加えることができる。
そのため、基板11等の温度が上昇して高温となった場合であっても、P1のホールの移動度を向上することができる。
しかも、高温になるほど上記応力18、28が大きくなるので、電子又はホールの移動度向上の効果は高温になるほど顕著である。
また、絶縁層20は、温度上昇に比例してその体積が圧縮するため、チャネル領域19に温度上昇に比例した引っ張り応力を加えることができる。同様に、絶縁層30は、温度上昇に比例してその体積が膨張するため、チャネル領域29に温度上昇に比例した圧縮応力を加えることができる。
そのため、トランジスタN1、P1を含むLSI等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子又はホールの移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うLSI等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
(2)トランジスタN1、P1の電子又はホールの移動度を同時に向上できる。
上記のように、トランジスタN1、P1は同一基板11上に設けられ、温度上昇に伴い、そのチャネル領域19、29に、同時に所望の引っ張り応力および圧縮応力を加えることができる。
そのため、NMOSトランジスタN1及びPMOSトランジスタP1の双方に対して、同時に電子又はホールの移動度を向上できる点で有利である。結果、例えば、トランジスタN1、P1をいわゆるCMOS回路に適用した場合であっても、移動度を向上できるCMOS回路を得られる点で有利である。
また、絶縁層20、絶縁層30の一方の端部は、互いに結合するように連続して設けられることも可能である。その場合には、絶縁層20、30のいずれか一方が縮む/伸びることによって、他方の絶縁層20、30も伸び/縮みやすくなる。そのため、応力18、28を同時に増大し、チャネル領域19、29に加える引っ張り応力及び圧縮応力を同時に増大でき、電子又はホールの移動度を同時に向上できる点で有利である。
<製造方法>
次に、この実施形態に係る半導体装置の製造方法について、図1に示した半導体装置を例に挙げ、図2乃至図10を用いて説明する。
次に、この実施形態に係る半導体装置の製造方法について、図1に示した半導体装置を例に挙げ、図2乃至図10を用いて説明する。
図2は、この実施形態に係る半導体装置の製造方法を説明するためのタイムチャート図である。図3乃至図7、図9、図10は、この実施形態に係る半導体装置の一製造工程を示す断面図である。図8は、この実施形態に係る半導体装置の温度−結晶核形成速度および温度−結晶核成長速度の関係を示す図である。この説明においては、図2に示すタイミングチャート図に則して説明する。
まず、周知の工程を用いて半導体基板11中に素子分離膜12を形成し、NMOS、PMOS形成領域に、例えば、ボロン(B)やリン(P)等の不純物を注入しPウェル13とNウェル23を形成する(図示せず)。さらに、周知の工程を用いて、ゲート絶縁膜14、24、ゲート電極15、25、ソース/ドレイン16、26、スペーサ17、27、及びシリサイド層15S、16S、25S、26Sを形成する(図示せず)。
続いて、図3に示すように、PMOS形成領域42上に、例えば、CVD(chemical vapor deposition)法を用いてシリコン窒化(Si3N4)膜等を堆積して、保護膜43を形成する。その後、NMOS形成領域41上及び保護膜43上に、例えば、CVD法を用いてシリコン酸化膜(SiO2)45を形成する。
続いて、図4に示すように、保護膜43をマスクとして、NMOS形成領域41に、例えば、イオン注入法によりリチウム(Li)、アルミニウム(Al)、チタン(Ti)等のイオン(結晶種)46を注入する。
続いて、図2、図5に示すように、時刻t1〜t2の間、例えば、酸素雰囲気中において、温度T1(例えば、1000℃程度)で時間Δt1(例えば、10分程度)の間熱処理することによって、アモルファス層47を形成し、アモスファス状態にする。
続いて、時刻t2の際に、降温速度α1において温度T2(例えば、600℃程度)まで冷却する。ここで、上記速度α1はできるだけ大きい(速い)ほうが望ましい。
続いて、図6に示すように、時刻t3〜t4の間、上記アモルファス層47を、例えば、温度T2(例えば、600℃程度)において時間Δt2(例えば、5分間程度)のアニ−ルする。そして、上記アモルファス層47中に高密度に結晶核48を析出させる。ここで、上記結晶核48の大きさは、例えば、数nm(ナノメータ)程度である。
さらに、上記工程(時刻t3〜t4)において、熱処理を行う温度は、結晶核48が最も速く析出される温度T2(この実施形態では600℃)であることが望ましい。即ち、図8中の実線51に示すように、温度T2の時に結晶核48が析出する速度が、最も速い速度V1であるため、短時間で高密度の結晶核48が形成される。
続いて、時刻t4の際に、上記結晶核48を備えたアモルファス層47を、昇温速度α2において温度T3(例えば、650℃程度)まで上昇させる。ここで、昇温速度α2は、上記結晶核48の不均一な成長を防止するために、大きい(速い)方が望ましい。
続いて、図7に示すように、時刻t5〜t6の間、上記結晶核48を備えたアモルファス層48を、例えば、温度T3(例えば、650℃程度)において時間Δt3(例えば、10分間程度)の間アニ−ルすることによって、上記結晶核48を成長させ結晶体21を形成する。同時に、上記結晶核48を成長させて結晶体21を形成することによって、アモルファス層47中に上記イオン注入工程により注入されたイオン(結晶種)46を十分に析出させて、アモルファスマトリックス層22を形成する。結果、アモルファスマトリックス層22と結晶体21とを備えたパイロセラミックスを形成し、絶縁層20を形成する。ここで、上記結晶体21の大きさは、例えば、数nm〜数十nm程度である。
さらに、上記工程(時刻t5〜t6)において、アニ−ルを行う温度は、結晶核48が最も速く成長する温度T3であることが望ましい。即ち、図8中の実線52に示すように、温度T3の時に結晶核48が成長する速度が、最も早く成長する速度V2となり、短時間で結晶核48が成長する。
ここで、図8中の実線51、52との囲まれた領域55でアニ−ルをすることは望ましくない。領域55では、結晶核48の密度も低くなり、成長も十分にできないためである。
続いて、時刻t6の際に、絶縁層20を、降温速度α3で室温程度にまで冷却する。ここで、速度α3は結晶成長で生じた内部応力を緩和するために、できるだけ小さい(遅い)方が望ましい。
以上の工程により、パイロセラミックス(pyroceramics)により形成された絶縁層20を製造する。尚、この実施形態に示したパイロセラミックスの組成は、一例であり、例えば、Li2O−Al2O3−SiO2−TiO2等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
続いて、図9に示すように、NMOS領域41の絶縁層20上に、例えば、CVD法によってシリコン窒化膜等を堆積し、保護膜56を形成する。その後、PMOS領域42の保護膜43を除去する。その後、PMOS形成領域42上及び保護膜56上に、例えば、CVD法を用いて正の膨張係数を有するSi4N4等を堆積し、絶縁層30を形成する。
続いて、図10に示すように、NMOS形成領域41中の保護膜56を除去する。その後、絶縁層20上及び絶縁層30上に、例えば、CVD法を用いてシリコン酸化膜(SiO2)を堆積し、層間絶縁膜35を形成する。
続いて、ソース/ドレイン16、26上の層間絶縁膜35、絶縁層20、30を、例えば、RIE(Reactive Ion Etching)法等の異方性エッチングを用いて除去し、トレンチを形成する(図示せず)。その後、上記トレンチ内に、例えば、Cu等を埋め込み、ソース/ドレインコンタクトプラグ31、32を形成する(図示せず)。
以上の製造工程により、図1に示す半導体装置を製造する。
上記のように、この実施形態に係る半導体装置の製造方法では、結晶種46が注入されたアモルファス層47をアニ−ルすることにより、アモルファス層47中に結晶核48を形成する(図6)。続いて、上記アモルファス層47をさらにアニ−ルすることにより結晶核48を成長させて結晶体21を形成すると共に、アモルファスマトリックス層22を形成し、パイロセラミックス材料からなる絶縁層20を形成する(図7)。
その結果、結晶核48の形成温度領域(時刻t3〜t4)と結晶体21の成長温度領域(時刻t5〜t6)という二段階に分けてアニ−ル(熱処理)工程を設計・実施することにより、全体として負の膨張係数を有する絶縁層20を形成する。
上記のような製造方法によれば、以下(1)乃至(4)に示す効果が得られる。
(1)トランジスタP1、N1の電子又はホール(キャリア)の最適な移動度を選択できる。
チャネル領域19、29に加えられる引っ張り応力及び圧縮応力の大きさは、絶縁層20、30の膜圧及びその長さに比例して増大する。
そのため、シリコン酸化膜45(図3)やSi4N4層30(図9)を形成する際に、反応時間等の条件を制御し、最適な膜厚及び長さを選択することによって、トランジスタN1、P1の電子又はホールの最適な移動度を選択できる点で有利である。
さらに、必要に応じて、例えば、絶縁層20の膜厚を絶縁層30の膜厚の2倍程度に選択する等によって、トランジスタN1、P1のチャネル領域19、29に加えられる引っ張り応力又は圧縮応力の大きさを変化させ、移動度のバランスを必要に応じて調整することもできる。
(2)熱工程を適切に選択することにより、幅広い範囲で絶縁層20の膨張係数の制御が可能であるため、実際のデバイス動作に最適な絶縁層20の膨張係数を選択できる。
図8に示すように、絶縁層20は、結晶核48が形成される実線51で示す温度領域および結晶核48が成長する実線52で示す温度領域の二つの温度領域を備えている。そのため、例えば、実線51で示す温度領域では低い温度で熱処理をし、実線52で示す温度領域では結晶核の成長速度が最も速い温度T3で熱処理をすると、膨張係数の比較的低い絶縁層20を形成できる。
このように、上記熱処理工程(図6、図7)の際に、上記実線51、52で示す温度領域の温度(例えば、T2、T3)、時間(例えば、Δt2、Δt3)を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体21及びアモルファスマトリックス層22を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した絶縁層20を形成できる点で有利である。
また、上記イオン注入工程(図4)の際に、結晶種46の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
上記のように、組成等が同様であっても、イオン注入工程(図4)、熱処理工程(図6、図7)の際に最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
(3)より具体的には、例えば、温度T2、T3、時間Δt2>時間Δt3を選択することにより、負の膨張係数が大きく、大きな引っ張り応力を加えることができる絶縁層20を形成することができる。
チャネル領域19により大きな引っ張り応力を加える絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体21がより高密度で緻密に形成されていることが望ましい。ここで、時間Δt2を大きく取ると結晶核48が形成する密度を高くでき、時間Δt3を大きくとると1つの結晶核48を大きく成長させて大きな結晶体21を形成できる。
よって、この実施形態のように温度T2、T3を選択した場合は、温度T2、T3のいずれも結晶核の形成速度・成長速度が最も早い温度であるから(図8)、時間Δt2が時間Δt3よりも大きく(時間Δt2>時間Δt3)することにより、結晶体21が高密度で緻密に形成されたパイロセラミクスの絶縁層20を形成することができる。時間Δt2が小さすぎると結晶核48の密度が低下して、結晶体21を緻密に形成できない。一方、時間Δt3が大き過ぎると、1つの結晶核48が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
そのため、絶縁層20中に占める割合を、アモルファスマトリックス層22よりも結晶体21方がより大きくなるように形成できる。結果、絶縁層20の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
(4)結晶核48の成長を均一にして、絶縁層20が加える応力を均一化できる。
速度α2をできるだけ大きく(速く)することによって、アモルファス層47の温度を結晶核48が最も速く成長する温度T3に速く到達して温度の不均一を防止し、結晶核48それぞれが成長する時刻を均一にできる。そのため、結晶核48を均一に成長させて結晶体21の粒径を均一にでき、絶縁層20が加える応力を均一化できる点で有利である。
[第2の実施形態]
次に、この発明の第2の実施形態に係る半導体装置について、図11を用いて説明する。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
次に、この発明の第2の実施形態に係る半導体装置について、図11を用いて説明する。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板11上のPウェル13上にNMOSトランジスタN2が設けられ、Nウェル23上にPMOSトランジスタP1が設けられている。
この実施形態に係る半導体装置は、シリサイド層16S上、スペーサ17上、及びシリサイド層15S上に亙って負の膨張係数を有する絶縁層として、HfW2O2層61が設けられている点で上記第1の実施形態と相違している。このHfW2O8層61は、室温から約800K程度の範囲において、−10×10−6/K程度の膨張係数を有している。
そのため、トランジスタN2が動作する際等において温度が上昇した場合には、HfW2O8層61は圧縮し、ソース/ドレイン16からシリサイド層15Sに沿って応力18が発生する。結果、チャネル領域19には、チャネル長方向に沿った引っ張り応力を加えることができ、電子の移動度を向上できる。
その他の構成・動作等は、上記第1の実施形態と同様である。
上記のように、この実施形態に係る半導体装置によれば、上記第1の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置は、シリサイド層16S上、スペーサ17上、及びシリサイド層15Sに亙って、負の膨張係数を有する絶縁層として、HfW2O8層61が設けられている。
さらに、このHfW2O8層61の膨張係数は、室温程度から変化し、かつ800K程度までにわたる広い範囲において変化する。そのため、デバイスが動作する温度環境に広く対応できる点で有利である。
このように、必要に応じて、HfW2O8層61を適用した構成とすることも可能である。
次に、この実施形態に係る半導体装置の製造方法について、図11に示した半導体装置を例に挙げて、図12及び図13を用いて説明する。
まず、HfOCl2・6H2Oの水溶液をH2WO4のアンモニウム溶液に入れて化学反応を起こさせ、その反応物のHfW2O8を形成する(図示せず)。こうして得られたHfW2O8を乾燥し、600℃/hで1200℃程度まで加熱して、この温度で2時間程度保持し、HfW2O8粉末を形成する(図示せず)。
続いて、図12に示すように、上記HfW2O8粉末をシンターリング(sintering)することによってペレット(pellet)状態にしたセラミックスターゲット63を作製する。
続いて、レーザーアブレーション(laser ablation)法を用いて、光源64から照射されたレーザービーム65を上記ターゲット63に照射してターゲット63を熱することによって、ターゲット63中のHfW2O8粉末を羽毛状(plume)66にして飛ばす。
続いて、図13に示すように、上記羽毛状66に飛ばされたHfW2O8粉末を半導体基板11のNMOS形成領域41に蒸着及び堆積し、HfW2O2層61を形成する。
その後、上記第1の実施形態と同様の工程を用いて、絶縁層30及び層間絶縁膜35を形成し、図11に示す半導体装置を製造する。
上記のような製造方法によれば、上記第1の実施形態と同様な効果が得られる。さらに、この実施形態に係る半導体装置の製造方法では、HfW2O8粉末を半導体基板11のNMOS形成領域41に蒸着させる際に、半導体基板11の温度を、例えば、400℃程度と低減することができる。
そのため、インプラプロファイルなどに対する影響が少なく、高性能デバイスを作製できる点で非常に有効である。
さらに、ターゲット63から羽毛状66に飛ばされたHfW2O8分子・原子等は、単に蒸発するだけでなく、非常に高い動的エネルギー(例えば、温度に換算すれば1億℃程度)を有している。そのため、例え同じ組成であっても、基板11に蒸着されたHfW2O8層61は、より高い負の膨張係数等のその他の方法では得られない物性を得ることができる。
さらに、この方法によれば、原子を一層ずつ積層することができ、制御性を向上できる点で有利である。
尚、上記レーザーアブレーション法に限らず、上記セラミックスターゲット63をターゲットにしたスパッタリング法等によっても、基板11上のNMOS形成領域41上にHfW2O8層61等を形成することが可能である。
さらに、この実施形態においては、絶縁層20の例として、HfW2O8層61を挙げて説明したが、このHfW2O8層61の代わりに、例えば、ZrW2O8層、Nb2O5層等を適用することも可能である。上記ZrW2O8層が適用された場合には、例えば、室温から約1200℃までの範囲において、−10×10−6/K程度の負の膨張係数を有する。
[第3の実施形態]
次に、この発明の第3の実施形態に係る半導体装置について、図14を用いて説明する。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
次に、この発明の第3の実施形態に係る半導体装置について、図14を用いて説明する。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
図示するように、Nウェル23上に、PMOSトランジスタP2が設けられている。そして、シリサイド層26S上、スペーサ27上、及びシリサイド層25S上に亙って、絶縁層としてAl2O3層71が設けられている点で上記第1の実施形態と相違している。このAl2O3層71は、正の膨張係数を有している。
製造方法は、上記第1の実施形態と実質的に同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、第1の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置では、PMOSトランジスタP2の絶縁層としてAl2O3層71が設けられている。ここで、膨張係数の大きさは、熱膨張率と弾性係数との積により決定されるところ、このAl2O3層71の弾性係数は、上記第1の実施形態に説明した絶縁層(Si3N4層)30とほぼ同じであるが、熱膨張率が大きい。
そのため、上記第1の実施形態に係る半導体装置よりも応力28を増大でき、チャネル領域29に加えるチャネル長方向に沿った圧縮応力を増大して、よりホールの移動度を向上できる点で有利である。
尚、Al2O3層71の代わりに、例えば、AlN層等を適用した場合であっても、上記と同様の効果が得られる。
尚、Al2O3層71の代わりに、例えば、正の膨張係数を有するパイロセラミックス、正の膨張係数を有するガラス層等を適用した場合であっても、上記と同様の効果が得られる。
[第4の実施形態]
次に、この発明の第4の実施形態に係る半導体装置について、図15を用いて説明する。図15は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
次に、この発明の第4の実施形態に係る半導体装置について、図15を用いて説明する。図15は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板11中のPウェル13上にNMOSトランジスタN3が設けられ、Nウェル23上にPMOSトランジスタP3が設けられている。そして、この実施形態に係る半導体装置は、以下の点で上記第1の実施形態に係る半導体装置と相違している。
まず、トランジスタN3、P3には、上記第1の実施形態に係る半導体装置に示したスペーサ17、27をそれぞれ絶縁層20、30と一体化させている。つまり、スペーサを、応力を加える目的で使った上記絶縁層20、30と同じ膜としている。
さらに、素子分離膜12上、トランジスタN3のシリサイド層16S上、ゲート電極15側壁上、及びシリサイド層15S上に亙って絶縁層73が設けられている。この絶縁層73は、例えば、シリコン酸化(SiO2(faujasite))膜により形成されている。絶縁層73は、例えば、−4×10−6/K程度の負の膨張係数を有している。また、当然ながら、絶縁層73は前記負の膨張係数を有するパイロセラミックス20でも良い。
トランジスタP3のシリサイド層26S上、ゲート電極25側壁上、及びシリサイド層25S上に亙って絶縁層30が設けられている。この絶縁層30は、例えば、Si3N4等により形成されている。
製造方法については、上記第1の実施形態と実質的に同様であるので、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、上記第1の実施形態と同様の効果が得られる。さらに、この実施形態に半導体装置は、トランジスタN3、P3には、スペーサ17、27が設けられておらず、トランジスタN3、P3のシリサイ層上、ゲート電極側壁上に亙って、直接に絶縁層73及び絶縁層30が設けられている。
そのため、トランジスタN3にあたっては、温度上昇に伴う応力18についてスペーサを介さずに加えることができるため、チャネル領域19に加える引っ張り応力を増大でき、電子の移動度を向上できる点で有利である。
トランジスタP3にあたっては、温度上昇に伴う応力28についてスペーサを介さずに加えることができるため、チャネル領域29に加える圧縮応力を増大でき、ホールの移動度を向上できる点で有利である。
また、スペーサを設けないために、その部分の専有面積を削除でき、微細化できる点で非常に有利である。
[第5の実施形態]
次に、この発明の5の実施形態に係る半導体装置について、図16及び図17を用いて説明する。図16は、この実施形態に係る半導体装置を示す平面図である。図17は、図16中のA−A´線に沿った断面図である。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
次に、この発明の5の実施形態に係る半導体装置について、図16及び図17を用いて説明する。図16は、この実施形態に係る半導体装置を示す平面図である。図17は、図16中のA−A´線に沿った断面図である。この説明において、上記第1の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板11中のPウェル13上にNMOSトランジスタN4が設けられ、Nウェル23上にPMOSトランジスタP4が設けられている。そして、この実施形態に係る半導体装置は、以下の点で上記第1の実施形態に係る半導体装置と相違している。
まず、NMOSトランジスタN4は、シリサイド層16S上、スペーサ17上、およびシリサイド層15S上に亙って連続して設けられた絶縁層20−1と、絶縁層20−1上に絶縁層20−2を更に備えている。この絶縁層20−2は、絶縁層20−1と交差するようにチャネル幅方向に沿って設けられ、上記絶縁層20−1と同様の構成を備えている。製造方法は、上記第1の実施形態に示した絶縁層20の製造方法と実質的に同様であるので、詳細な説明を省略する。
PMOSトランジスタP4も、絶縁層20−1上に絶縁層20−2を更に備えている。この絶縁層20−2は、絶縁層20−1と交差するようにチャネル幅方向に沿って設けられ、上記絶縁層20−1と同様の構成を備えている。製造方法は、上記第1の実施形態と実質的に同様であるので、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、上記第1の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置では、NMOSトランジスタN4とPMOSトランジスタP4は、絶縁層20−1上にチャネル幅方向に設けられ絶縁層20−1と同様な構成の絶縁層20−2を更に備えている。
そのため、NMOSトランジスタN4には、温度上昇に伴い、チャネル長方向にシリサイド層15Sからソース/ドレイン16に沿った引っ張り応力18−1だけでなく、チャネル幅方向にシリサイド層15Sから基板11に沿った引っ張り応力18−2を更に発生させることができる。結果、チャネル領域19において、垂直二軸方向に沿って同時に引っ張り応力を加えることができ、電子の移動度を更に向上できる点で有利である。
PMOSトランジスタP4も、絶縁層20−1上にチャネル幅方向に設けられ絶縁層20−1と同様の構成の絶縁層20−2を更に備えている。
そのため、温度上昇に伴い、チャネル長方向にシリサイド層25Sからソース/ドレイン26に沿った引っ張り応力18−1だけでなく、チャネル幅方向にシリサイド層25Sから基板11に沿った引っ張り応力18−2を更に発生させることができる。結果、チャネル領域29において、垂直二軸方向に沿って同時に引っ張り応力を加えることができ、ホールの移動度を更に向上できる点で有利である。
また、絶縁層20−1と絶縁層20−2は、負の膨張係数を有していればよく、互いに異なる材料により形成することも可能である。
上記のように、垂直二軸方向に沿って同時に引っ張り応力18−1、18−2が加えられた場合には、電子及びホール双方の移動度を向上できる。そのため、NMOSトランジスタおよびPMOSトランジスタの双方に対して、キャリアの移動度を同時に向上できる点で非常に有利である。
さらに、異なる導電型のトランジスタに対してそれぞれ別なライナー絶縁層を設ける必要がない。そのため、構造および製造プロセスをシンプルにできる点で製造コストの低減に対して非常に有利である。
尚、上記絶縁層20−1、20−2の製造方法は、上記実施形態に示した方法に限らない。例えば、LPCVD(liquid phase CVD)法、スパッタ(sputtering)法、ゾルゲル(sol-gel)法等の現存の製膜方法を殆ど適用できる。
また、絶縁層20−1、20−2は、その必要な膨張係数に応じて、アモルファス状態であっても良いし、ガラスセラミックス状態であっても良いし、多結晶状態であっても良い。そのため、材料構造の選択肢が多い点でも有利である。
さらに、上記各実施形態の説明においては、半導体(シリコン)基板11を一例として示したが、例えば、ゲルマニウム(Ge)の化合物半導体(SiGe等)の半導体層を適用することも可能である。上記化合物半導体を含む半導体層を用いた場合には、さらに電子又はホールの移動度を向上できる点で有利である。
以上、第1乃至第5の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…半導体基板、12…素子分離膜、13…Nウェル、N1…NMOSトランジスタ、P1…PMOSトランジスタ、14、24…ゲート絶縁膜、15、25…ゲート電極、16、26…ソース/ドレイン、15S、16S、25S、26S…シリサイド層、17…スペーサ、19、29…チャネル領域、18…応力、28…応力、20…負の膨張係数を有する絶縁層、21…結晶体、22…アモルファスマトリックス層、30…正の膨張係数を有する絶縁層。
Claims (2)
- 半導体基板上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられチャネル領域に第1引っ張り応力を加える第1絶縁層と、前記第1絶縁層上であって前記第1絶縁層と交差する方向に設けられ、チャネル領域に前記第1引っ張り応力と同時かつ交差する方向に沿って第2引っ張り応力を加える第2絶縁層とを備えた絶縁ゲート型電界効果トランジスタを具備すること
を特徴とする半導体装置。 - ゲート電極の側壁に沿って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第1絶縁層を備えたN型の絶縁ゲート型電界効果トランジスタと、
ゲート電極の側壁に沿って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第2絶縁層を備えたP型の絶縁ゲート型電界効果トランジスタとを具備し、
前記第1絶縁層は、負の膨張係数を持つパイロセラミックス,HfW2O8,ZrW2O8,Nb2O5,SiO2(faujasite)のうちの少なくとも1つを含み、
前記第2絶縁層は、正の膨張係数を持つパイロセラミックス,正の膨張係数を持つガラス,Si3N4,Al2O3,AlNのうちの少なくとも1つを含むこと
を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010276894A JP5166507B2 (ja) | 2010-12-13 | 2010-12-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010276894A JP5166507B2 (ja) | 2010-12-13 | 2010-12-13 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005249752A Division JP4703324B2 (ja) | 2005-08-30 | 2005-08-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011097069A JP2011097069A (ja) | 2011-05-12 |
JP5166507B2 true JP5166507B2 (ja) | 2013-03-21 |
Family
ID=44113598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010276894A Expired - Fee Related JP5166507B2 (ja) | 2010-12-13 | 2010-12-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5166507B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002093921A (ja) * | 2000-09-11 | 2002-03-29 | Hitachi Ltd | 半導体装置の製造方法 |
JP4597479B2 (ja) * | 2000-11-22 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP4444027B2 (ja) * | 2004-07-08 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | nチャネルMOSトランジスタおよびCMOS集積回路装置 |
JP2006059980A (ja) * | 2004-08-19 | 2006-03-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007049092A (ja) * | 2005-08-12 | 2007-02-22 | Toshiba Corp | Mos型半導体装置 |
-
2010
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Publication number | Publication date |
---|---|
JP2011097069A (ja) | 2011-05-12 |
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