JP2014165371A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】シリコン窒化膜を用いたＰ型ＭＯＳトランジスタのスロートラップ抑制と、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの低１／ｆノイズ化とを両立できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１のＮ型ＭＯＳトランジスタ形成部に表面チャネル型のＮ型ＭＯＳトランジスタ３０を形成する工程と、シリコン基板１のＰ型ＭＯＳトランジスタ形成部に埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０を形成する工程と、シリコン基板１上にシリコン窒化膜２０を堆積してＮ型ＭＯＳトランジスタ３０及びＰ型ＭＯＳトランジスタ４０を覆う工程と、シリコン窒化膜２０を部分的にエッチングして、Ｎ型ＭＯＳトランジスタ３０上からシリコン窒化膜２０を除去すると共に、Ｐ型ＭＯＳトランジスタ４０上にはシリコン窒化膜２０を残す工程と、を有する。
【選択図】図３

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、シリコン窒化膜を用いたＰ型ＭＯＳトランジスタのスロートラップ抑制と、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの低１／ｆノイズ化とを両立できるようにした半導体装置の製造方法及び半導体装置に関する。

近年、半導体集積回路の微細化が進むにつれ、各種素子では様々な問題が生じており、その一つにスロートラップによる経時的な閾値電圧変動が挙げられる。ゲート酸化絶縁膜直下のＳｉ−ＳｉＯ２界面にはＳｉ−Ｈ結合が存在する。そこに、ゲート電極へ負バイアスの高電界が印加されると、Ｓｉ−Ｈ結合が切れて水素が脱離し、未結合手（ダングリングボンド）が生じてキャリアのトラップされる程度が増大し、閾値電圧（Ｖｔｈ）が経時的に変動する。この現象をＶｔｈシフト、又はスロートラップという。スロートラップは、高温／高電界で顕著となることが知られており、さらにゲート長が短いほど閾値電圧の変動量が大きいため、製品仕様の高温化や、素子の微細化が求められる状況においては大きな障害となる。

前記スロートラップの問題に対しては既に様々な解決方法が見つけられており、その中でも素子全体をシリコン窒化膜で覆うことで、Ｓｉ−Ｈ結合から脱離した水素の外方拡散を防止して閾値電圧の変動を抑制する方法が広く知られている（非特許文献１参照）。また、特許文献１では、水素よりも結合エネルギーが大きい窒素をダングリングボンドに終端させて脱離を抑えつつ、素子全体をシリコン窒化膜で覆い窒素の外方拡散を防止して、閾値電圧の変動量をさらに抑制する方法が開示されている。

素子全体をシリコン窒化膜で覆う手法は他にも様々な用途で使われており、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）のチャネル部をシリコン窒化膜が持つ応力で歪ませて移動度を向上させるＤＳＬ（ＤｕａｌＳｔｒｅｓｓＬｉｎｅｒ）技術が近年注目されている。これは特許文献２でも開示されているように、Ｎ型ＭＯＳトランジスタには引っ張り歪を、Ｐ型ＭＯＳトランジスタには圧縮歪をそれぞれチャネル部に与えると移動度が向上することを利用し、移動度が向上する方向の応力を持つシリコン窒化膜（ライナー膜）をＮ型及びＰ型ＭＯＳトランジスタへそれぞれ選択的に堆積させる手法で、製造時に新しい生産手法を必要とせずにＭＯＳトランジスタ特性を向上させることができる技術である。

一方、ＭＯＳトランジスタの面積を小さくするほど逆に増大する関係にあるフリッカノイズ（１／ｆノイズ）も、チップサイズの小型化が進む昨今の半導体装置において課題として挙げられることが多いため無視できない。非特許文献２ではライナー膜の応力と１／ｆノイズの関係性が示されており、ＭＯＳトランジスタの１／ｆノイズが最適となるライナー膜応力が存在するとしている。

特開平１０−２０９４４４ 特表２０１０−５３０１２７

Ｍ．Ｎｏｙｏｒｉ，ａｎｄ Ｔ．Ｉｓｈｉｈａｒａ "ＳＥＣＯＮＤＡＲＹ ＳＬＯＷ ＴＲＡＰＰＩＮＧ − Ａ ＮＥＷ ＭＯＩＳＴＵＲＥ ＩＮＤＵＣＥＤ ＩＮＳＴＡＢＩＬＩＴＹ ＰＨＥＮＯＭＥＮＯＮ ＩＮ ＳＣＡＬＥＤ ＣＭＯＳ ＤＥＶＩＣＥＳ"Ｍａｔｓｕｓｈｉｔａ Ｅｌｅｃｔｒｉｃ Ｉｎｄｕｓｔｒｉａｌ Ｃｏ．，Ｌｔｄ．Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒｅｓｅａｒｃｈ Ｌａｂｏｒａｔｏｒｙ Ｓｉｇｅｎｏｂｕ Ｍａｅｄａ"Ｉｍｐａｃｔ ｏｆ Ｍｅｃｈａｎｉｃａｌ Ｓｔｒｅｓｓ Ｅｎｇｉｎｅｅｒｉｎｇ ｏｎ Ｆｌｉｃｋｅｒ Ｎｏｉｓｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ"

しかしながら、スロートラップ抑制や移動度向上を目的としてシリコン窒化膜をＭＯＳトランジスタ上に堆積させる特許文献１、２及び非特許文献１では、チップサイズの小型化が進むにつれて問題となるＭＯＳトランジスタの１／ｆノイズに対して全く配慮されていない。
そこで、この発明は、このような事情に鑑みてなされたものであって、シリコン窒化膜を用いたＰ型ＭＯＳトランジスタのスロートラップ抑制と、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの低１／ｆノイズ化とを両立できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

本発明者は鋭意検討の結果、Ｐ型ＭＯＳトランジスタが埋め込みチャネル型の場合、ＭＯＳトランジスタ上に堆積させるシリコン窒化膜が１／ｆノイズに影響を及ぼさないことを見出した。また、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを混載する半導体装置において、Ｐ型ＭＯＳトランジスタ上にのみ選択的にシリコン窒化膜を堆積させることで、スロートラップを抑制しつつ、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの両方を低１／ｆノイズに保つことができることを見出した。

即ち、上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、基板の第１の領域に表面チャネル型のＮ型ＭＯＳトランジスタを形成する工程と、前記基板の前記第１の領域とは異なる第２の領域に埋め込みチャネル型のＰ型ＭＯＳトランジスタを形成する工程と、前記基板上にシリコン窒化膜を堆積して前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタを覆う工程と、前記シリコン窒化膜を部分的にエッチングして、前記Ｎ型ＭＯＳトランジスタ上から前記シリコン窒化膜を除去すると共に、前記Ｐ型ＭＯＳトランジスタ上には前記シリコン窒化膜を残す工程と、を有することを特徴とする。

ここで、埋め込みチャネル型のＭＯＳトランジスタとは、チャネルがゲート絶縁膜と基板との界面より深い、基板内部に形成されたＭＯＳトランジスタのことである。本発明では、上記界面から基板内部に向かう方向（即ち、基板の深さ方向）において、上記界面から０．０３〜０．０４ｕｍ離れた範囲にチャネルが形成されたＭＯＳトランジスタを埋め込みチャネル型のＭＯＳトランジスタという。

また、上記の半導体装置の製造方法において、前記シリコン窒化膜を部分的にエッチングした後で、前記基板に水素アニールを施すことを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を堆積する工程では、該シリコン窒化膜をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜することを特徴としてもよい。ここで、ＬＰＣＶＤ法では、例えば１５〜２５［Ｐａ］という低圧の雰囲気下で成膜を行うＣＶＤ法のことである。

本発明の別の態様に係る半導体装置は、基板の第１の領域に形成された表面チャネル型のＮ型ＭＯＳトランジスタと、前記基板の前記第１の領域とは異なる第２の領域に形成された埋め込みチャネル型のＰ型ＭＯＳトランジスタと、前記基板の上方に堆積されたシリコン窒化膜と、を備え、前記Ｐ型ＭＯＳトランジスタは前記シリコン窒化膜で覆われ、前記Ｎ型ＭＯＳトランジスタは前記シリコン窒化膜下から露出していることを特徴とする。

本発明のさらに別の態様に係る半導体装置は、基板の第１の領域に形成された埋め込みチャネル型のＮ型ＭＯＳトランジスタと、前記基板の前記第１の領域とは異なる第２の領域に形成された埋め込みチャネル型のＰ型ＭＯＳトランジスタと、前記基板の上方に堆積されたシリコン窒化膜と、を備え、前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタはそれぞれ前記シリコン窒化膜で覆われていることを特徴とする。

本発明の一態様によれば、Ｐ型ＭＯＳトランジスタを埋め込みチャネル型とし、チャネルをゲート絶縁膜と基板との界面より深い、基板内部に形成する。これにより、Ｐ型ＭＯＳトランジスタにおいて、ゲート絶縁膜と基板との界面準位（例えば、ダングリングボンドなどに起因する）の影響を受けにくくすることができ、１／ｆノイズを低く抑えることができる。

また、Ｐ型ＭＯＳトランジスタをシリコン窒化膜で覆うことにより、水素や水等がシリコン窒化膜下のＰ型ＭＯＳトランジスタへ拡散することを防ぐことができ、ゲート絶縁膜と基板との界面にホールトラップを生じさせないようにすることができる。これにより、Ｐ型ＭＯＳトランジスタにおいて、Ｖｔｈシフト（即ち、スロートラップ）を抑制することができる。Ｎ型ＭＯＳトランジスタについても、１／ｆノイズを低く抑えることができる。

第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 表面チャネル型のＮ型ＭＯＳトランジスタについて、窒化有りと、窒化膜無しのノイズ係数Ｋｆを比較した図である。 埋め込みチャネル型のＰ型ＭＯＳトランジスタについて、窒化有りと、窒化膜無しのノイズ係数Ｋｆを比較した図である。 埋め込みチャネル型のＰ型ＭＯＳトランジスタについて、窒化有りと、窒化膜無）のＶｔｈシフトを比較した図である。

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。

＜第１実施形態＞
図１（ａ）〜図３（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この第１実施形態では、表面チャネル型のＮ型ＭＯＳトランジスタと、埋め込みチャネル型のＰ型ＭＯＳトランジスタとを基板に形成する場合について説明する。
図１（ａ）に示すように、まず始めに、シリコン基板１上に素子分離用のＬＯＣＯＳ領域２を形成する。次に、フォトリソグラフィ技術とイオン注入技術を用いて、シリコン基板１のＰ型ＭＯＳトランジスタ形成部にＰウェル領域３を形成する。Ｐウェル領域３を形成した後、図示しないレジストパターンをアッシングして除去する。続いて、フォトリソグラフィ技術とイオン注入技術を用いて、シリコン基板１のＮ型ＭＯＳトランジスタ形成部にＮウェル領域４を形成する。Ｎウェル領域４を形成した後、図示しないレジストパターンをアッシングして除去する。なお、Ｐウェル領域３とＮウェル領域４の形成順は逆でもよい。即ち、Ｎウェル領域４を形成した後で、Ｐウェル領域３を形成してもよい。

次に、図１（ｂ）に示すように、熱酸化処理によって、シリコン基板１の表面にシリコン酸化膜５を形成する。そして、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン（図示せず）を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜５をインプラスルー膜として、ＮＭＯＳトランジスタ形成部のチャネル領域６に、例えばボロンイオン（Ｂ＋）を加速エネルギー６０ｋｅＶでイオン注入する。これにより、Ｎ型ＭＯＳトランジスタの表面チャネルを形成する。表面チャネルを形成した後、レジストパターンをアッシングして除去する。

続いて、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン（図示せず）を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜５をインプラスルー膜として、ＰＭＯＳトランジスタ形成部のチャネル領域７に、例えばリンイオン（Ｐ＋）を加速エネルギー１２０ｋｅＶでイオン注入する。これにより、Ｐ型ＭＯＳトランジスタの埋め込みチャネルを形成する。埋め込みチャネルを形成した後、レジストパターンをアッシングして除去する。

上記のように、イオン注入の際の加速エネルギーの強弱を変えることでチャネル領域の深さが決まるため、表面チャネルと埋め込みチャネルを作り分けることができる。なお、Ｎ型ＭＯＳトランジスタの表面チャネルと、Ｐ型ＭＯＳトランジスタの埋め込みチャネルの形成順は逆でもよい。即ち、Ｐ型ＭＯＳトランジスタの埋め込みチャネルを形成した後で、Ｎ型ＭＯＳトランジスタの表面チャネルを形成してもよい。

次に、インプラスルー膜として用いたシリコン酸化膜５を、例えばフッ酸を含む薬液で洗浄して除去する。そして、図１（ｃ）に示すように、熱酸化処理によって、シリコン基板１上に新たにゲート酸化絶縁膜８を形成する。次に、ＣＶＤ法により、ゲート酸化絶縁膜８上にポリシリコン膜９´を形成する。そして、ポリシリコン膜９´に不純物（例えば、リン、ボロン等）をイオン注入して、ポリシリコン膜９´に導電性を持たせる。なお、ポリシリコン膜９´への不純物の導入は、イオン注入ではなく、例えばｉｎ−ｓｉｔｕで行ってもよい。

次に、フォトリソグラフィ技術を用いて、ポリシリコン膜９´上にレジストパターン１０を形成する。そして、このレジストパターン１０をマスクに用いて、ポリシリコン膜９´をエッチングする。これにより、図１（ｄ）に示すように、ポリシリコン膜９´からゲート電極９を形成する。
レジストパターン１０を除去後、図２（ａ）に示すように、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン１１を形成する。そして、このレジストパターン１１をマスクに用いて、Ｎ型ＭＯＳトランジスタ部にリンイオン（Ｐ＋）イオン注入してＮ−拡散層１２を形成する。Ｎ−拡散層１２を形成した後、レジストパターン１１をアッシングして除去する。

続いて、図２（ｂ）に示すように、フォトリソグラフィ技術を用いて、Ｐ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン１３を形成する。そして、このレジストパターン１３をマスクに用いて、Ｐ型ＭＯＳトランジスタ部にフッ化ホウ素イオン（ＢＦ２＋）をイオン注入してＰ−拡散層１４を形成する。Ｐ−拡散層１４を形成した後、レジストパターン１３をアッシングして除去する。

次に、シリコン基板１の上方全面にシリコン窒化膜を形成し、セルフアラインでシリコン窒化膜をエッチングする。これにより、図２（ｃ）に示すように、ゲート電極９の側壁にサイドスペーサー１５を形成する。
次に、図２（ｄ）に示すように、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン１６を形成する。そして、このレジストパターン１６をマスクに用いて、Ｎ型ＭＯＳトランジスタ部にヒ素イオン（Ａｓ＋）をイオン注入してＮ＋拡散層１７を形成する。Ｎ＋拡散層１７を形成した後、レジストパターン１６をアッシングして除去する。

続いて、図３（ａ）に示すように、フォトリソグラフィ技術を用いて、Ｐ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン１８を形成する。そして、このレジストパターン１８をマスクに用いて、Ｐ型ＭＯＳトランジスタ部にフッ化ホウ素イオン（ＢＦ２＋）をイオン注入してＰ＋拡散層１９を形成する。Ｐ＋拡散層１９を形成した後、レジストパターン１８をアッシングして除去する。なお、Ｎ＋拡散層１７とＰ＋拡散層１９の形成順は逆でもよい。即ち、Ｐ＋拡散層１９を形成した後で、Ｎ＋拡散層１７を形成してもよい。

以上の工程を経て、シリコン基板１のＮ型ＭＯＳトランジスタ形成部に表面チャネル型のＮ型ＭＯＳトランジスタ３０を形成し、シリコン基板１のＰ型ＭＯＳトランジスタ形成部に埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０を形成する。
次に、図３（ｂ）に示すように、シリコン基板１の上方全面に、スロートラップ抑制のためのシリコン窒化膜２０を１３０Åの厚みで堆積させる。このシリコン窒化膜２０の堆積方法は、例えばＬＰＣＶＤ法である。

なお、本発明者は、埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０上に堆積されたシリコン窒化膜２０の膜厚が７０Åまで薄膜化されたとしても、十分なスロートラップ抑制効果が得られることを確認している。従って、シリコン窒化膜２０の膜厚は、７０Å以上であることが好ましい。
次に、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、Ｐ型ＭＯＳトランジスタ形成部を覆うレジストパターン２１を形成する。そして、このレジストパターン２１をマスクに用いて、表面チャネル型のＮ型ＭＯＳトランジスタ３０上に堆積されたシリコン窒化膜２０だけをエッチングして除去する。シリコン窒化膜２０のエッチングは、ドライエッチングでもウェットエッチングでもよい。

Ｎ型ＭＯＳトランジスタ３０上からシリコン窒化膜２０を除去した後で、レジストパターン２１をアッシングして除去する。そして、図３（ｃ）に示すように、シリコン基板１に水素アニールを施す。これにより、表面チャネル型のＮ型ＭＯＳトランジスタ３０では、ゲート酸化絶縁膜８とシリコン基板１との界面まで水素を拡散させることができ、該界面のダングリングボンドを水素で終端することができる。一方、埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０はシリコン窒化膜２０で覆われている。これにより、水素アニールの際に、シリコン窒化膜２０下のＰ型ＭＯＳトランジスタ４０まで水素や水が拡散することを防ぐことができる。

これ以降の工程は、通常のＣＭＯＳプロセスと同じである。例えば、シリコン基板１上に図示しない層間絶縁膜を少なくとも１層以上形成すると共に、配線層を少なくとも１層以上形成する。その後、図示しないパシベーション膜を形成する。このような工程を経て、半導体装置が完成する。
第１実施形態及び、後述の第２実施形態では、シリコン基板１が本発明の基板に対応し、Ｎ型ＭＯＳトランジスタ形成部が本発明の第１の領域に対応し、Ｐ型ＭＯＳトランジスタ形成部が本発明の第２の領域に対応している。

（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）Ｐ型ＭＯＳトランジスタ４０を埋め込みチャネル型とし、チャネルをゲート酸化絶縁膜８とシリコン基板１との界面より深い、基板内部に形成する。これにより、ゲート酸化絶縁膜８とシリコン基板１との界面準位（例えば、ダングリングボンドなどに起因する）の影響を受けにくくすることができ、Ｐ型ＭＯＳトランジスタ４０の１／ｆノイズを低く抑えることができる。

（２）また、Ｐ型ＭＯＳトランジスタ４０をシリコン窒化膜２０で覆うことにより、図３（ｃ）に示した水素アニールの工程で、炉内の水素や水等がシリコン窒化膜２０下のＰ型ＭＯＳトランジスタ４０へ拡散することを防ぐことができる。これにより、Ｐ型ＭＯＳトランジスタ４０において、ゲート酸化絶縁膜８とシリコン基板１との界面にホールトラップを生じさせないようにすることができ、Ｖｔｈシフト（即ち、スロートラップ）を抑制することができる。

（３）また、Ｎ型ＭＯＳトランジスタ３０を表面チャネル型とし、シリコン窒化膜２０下から露出させている。これにより、図３（ｃ）に示した水素アニールの工程で、炉内の水素をＮ型ＭＯＳトランジスタ３０のゲート酸化絶縁膜８とシリコン基板１との界面に拡散させることができ、該界面のダングリングボンドを水素で終端することができる。これにより、Ｎ型ＭＯＳトランジスタ３０の１／ｆノイズを低く抑えることができる。なお、Ｎ型ＭＯＳトランジスタ３０のキャリアは電子であるため、該界面に水素や水等が拡散してもホールトラップの影響はない。

（４）また、シリコン窒化膜２０はＣＶＤ法で成膜する。ＣＶＤ法として、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法やＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いてもよいが、より好ましくはＬＰＣＶＤ法を用いる。これにより、緻密で、水素や水等をより透過しにくい（即ち、バリア膜としてより高性能の）シリコン窒化膜２０を成膜することができる。

＜第２実施形態＞
上記の第１実施形態では、シリコン基板１に表面チャネル型のＮ型ＭＯＳトランジスタ３０と埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０を形成する場合について説明した。しかしながら、本発明において、Ｎ型ＭＯＳトランジスタは表面チャネル型ではなく、埋め込みチャネル型でもよい。第２実施形態では、このような態様について説明する。
図４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

図４（ａ）に示すように、まず始めに、ＬＯＣＯＳ領域２を形成する。次に、シリコン基板１のＮ型ＭＯＳトランジスタ形成部にＰウェル領域３を形成する。続いて、Ｐ型ＭＯＳトランジスタ形成部にＮウェル領域４を形成する。ＬＯＣＯＳ領域２、Ｐウェル領域３及びＮウェル領域４の各形成方法は、第１実施形態と同様である。
次に、図４（ｂ）に示すように、熱酸化処理によって、シリコン基板１の表面にシリコン酸化膜５を形成する。

そして、フォトリソグラフィ技術を用いて、Ｎ型ＭＯＳトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン（図示せず）を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜５をインプラスルー膜として、ＮＭＯＳトランジスタ形成部のチャネル領域６に、例えばボロンイオン（Ｂ＋）を加速エネルギー１２０ｋｅＶでイオン注入する。これにより、Ｎ型ＭＯＳトランジスタの埋め込みチャネルを形成する。

即ち、Ｎ型ＭＯＳトランジスタのチャネル領域を形成する際に、第１実施形態と比べて、加速エネルギーを上げてボロンイオン（Ｂ＋）をシリコン基板１に深くイオン注入することで、Ｎ型ＭＯＳトランジスタを埋め込みチャネル型とする。Ｎ型ＭＯＳトランジスタの埋め込みチャネルを形成した後、レジストパターンをアッシングして除去する。また、Ｎ型ＭＯＳトランジスタの埋め込みチャネルの形成工程と前後して、第１実施形態と同様の用法により、Ｐ型ＭＯＳトランジスタの埋め込みチャネルを形成する。

これ以降の工程で、シリコン窒化膜２０を形成する工程までは、第１実施形態と同様であり、図１（ｃ）〜図３（ａ）を参照しながら説明した通りである。これにより、図４（ｃ）に示すように、シリコン基板１のＮ型ＭＯＳトランジスタ形成部に埋め込みチャネル型のＮ型ＭＯＳトランジスタ５０を形成し、シリコン基板１のＰ型ＭＯＳトランジスタ形成部に埋め込みチャネル型のＰ型ＭＯＳトランジスタ４０を形成する。

（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）（２）（４）と同様の効果を奏する。また、第２実施形態は、以下の効果（１）（２）も奏する。
（１）Ｐ型ＭＯＳトランジスタ４０だけでなく、Ｎ型ＭＯＳトランジスタ５０も埋め込みチャネル型とする。Ｎ型ＭＯＳトランジスタ５０のチャネルはゲート酸化絶縁膜８とシリコン基板１との界面より深い、基板内部に形成する。これにより、Ｎ型ＭＯＳトランジスタ５０においても、ゲート酸化絶縁膜８とシリコン基板１との界面準位（例えば、ダングリングボンドなどに起因する）の影響を受けにくくすることができ、１／ｆノイズを低く抑えることができる。

（２）また、この第２実施形態では、図３（ｂ）で実施していたシリコン窒化膜２０のエッチング工程（即ち、部分的な除去）が不要となるので、該工程に関するフォトリソグラフィ／エッチング／アッシングの３工程を削除することができる。これにより、第１実施形態と比べて、スループットのさらなる向上を図ることができる。

次に、実施例として、本発明者が行った実験とその結果について説明する。本発明者は、下記の実験１、２を通して、ＭＯＳトランジスタ上にシリコン窒化膜を堆積させた場合に、表面チャネル型では１／ｆノイズの劣化が見られるが、埋め込みチャネル型であれば１／ｆノイズの劣化が見られないことを見出した。

（実験１）
図５は、表面チャネル型のＮ型ＭＯＳトランジスタについて、厚さ１３０Åのシリコン窒化膜で覆われている場合（即ち、窒化有り）と、シリコン窒化膜で覆われていない場合（即ち、窒化膜無し）の、ノイズ係数Ｋｆを比較した図である。図５の横軸は累積分布を示し、縦軸はノイズ係数Ｋｆを示す。
「窒化膜有り」のＫｆ値は、Ｎ型ＭＯＳトランジスタがシリコン窒化膜で覆われている状態で水素アニールを施し、その後、測定したものである。「窒化膜無し」のＫｆ値は、Ｎ型ＭＯＳトランジスタがシリコン窒化膜で覆われていない状態で水素アニールを施し、その後、測定したものである。
図５に示すように、「窒化膜有り」、「窒化膜無し」の何れも、Ｋｆ値を１０点ずつ測定した。その結果、表面チャネル型のＮ型ＭＯＳトランジスタでは、「窒化膜有り」は、「窒化膜無し」と比べて、ノイズ係数Ｋｆが約３倍劣化することを確認した。このことから、表面チャネル型のＮ型ＭＯＳトランジスタは、その上方をシリコン窒化膜で覆わない（即ち、シリコン窒化膜下から露出させた）状態で水素アニールを施すことにより、1／ｆノイズを抑制することができる、ということが分かった。

（実験２）
図６は、埋め込みチャネル型のＰ型ＭＯＳトランジスタについて、厚さ１３０Åのシリコン窒化膜で覆われている場合（即ち、窒化有り）と、シリコン窒化膜で覆われていない場合（即ち、窒化膜無し）の、ノイズ係数Ｋｆを比較した図である。図６の横軸は累積分布を示し、縦軸はノイズ係数Ｋｆを示す。
「窒化膜有り」のＫｆ値は、Ｐ型ＭＯＳトランジスタがシリコン窒化膜で覆われている状態で水素アニールを施し、その後、測定したものである。「窒化膜無し」のＫｆ値は、Ｐ型ＭＯＳトランジスタがシリコン窒化膜で覆われていない状態で水素アニールを施し、その後、測定したものである。
図６に示すように、「窒化膜有り」、「窒化膜無し」の何れも、Ｋｆ値を１０点ずつ測定した。その結果、埋め込みチャネル型のＰ型ＭＯＳトランジスタでは、「窒化膜無し」、「窒化膜有り」の何れも、ノイズ係数Ｋｆはほぼ同じ値であることを確認した。このことから、埋め込みチャネル型のＰ型ＭＯＳトランジスタでは、その上方をシリコン窒化膜で覆った状態で水素アニールを施しても、1／ｆノイズは劣化しない、ということが分かった。

（実験３）
図７は、埋め込みチャネル型のＰ型ＭＯＳトランジスタについて、厚さ１３０Åのシリコン窒化膜で覆われている場合（即ち、窒化有り）と、シリコン窒化膜で覆われていない場合（即ち、窒化膜無し）の、Ｖｔｈシフトを比較した図である。図７の横軸はストレス印加時間を示し、縦軸はΔＶｔｈ（即ち、Ｖｔｈのシフト量）を示す。なお、実験３では、ストレス印加として、埋め込みチャネル型のＰ型ＭＯＳトランジスタを１２５℃の高温環境下に置き、この状態でゲート電極にゲート電圧（Ｖｇ）＝−５．５Ｖを印加した。図７に示すように、「窒化膜有り」は、「窒化膜無し」と比べて、Ｖｔｈシフト、即ち、スロートラップを抑制できていることを確認した。

＜その他＞
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。

１ シリコン基板
２ ＬＯＣＯＳ領域
３ Ｐウェル領域
４ Ｎウェル領域
５ シリコン酸化膜
６ チャネル領域
７ チャネル領域
８ ゲート酸化絶縁膜
９´ ポリシリコン膜
９ ゲート電極
１０、１１、１３、１６、１８、２１ レジストパターン
１２ Ｎ−拡散層
１４ Ｐ−拡散層
１５ サイドスペーサー
１７ Ｎ＋拡散層
１９ Ｐ＋拡散層
２０ シリコン窒化膜
３０ （表面チャネル型の）Ｎ型ＭＯＳトランジスタ
４０ （埋め込みチャネル型の）Ｐ型ＭＯＳトランジスタ
５０ （埋め込みチャネル型の）Ｎ型ＭＯＳトランジスタ

Claims (5)

1. 基板の第１の領域に表面チャネル型のＮ型ＭＯＳトランジスタを形成する工程と、
   前記基板の前記第１の領域とは異なる第２の領域に埋め込みチャネル型のＰ型ＭＯＳトランジスタを形成する工程と、
   前記基板上にシリコン窒化膜を堆積して前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタを覆う工程と、
   前記シリコン窒化膜を部分的にエッチングして、前記Ｎ型ＭＯＳトランジスタ上から前記シリコン窒化膜を除去すると共に、前記Ｐ型ＭＯＳトランジスタ上には前記シリコン窒化膜を残す工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記シリコン窒化膜を部分的にエッチングした後で、前記基板に水素アニールを施すことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記シリコン窒化膜を堆積する工程では、該シリコン窒化膜をＬＰＣＶＤ法で成膜することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 基板の第１の領域に形成された表面チャネル型のＮ型ＭＯＳトランジスタと、
   前記基板の前記第１の領域とは異なる第２の領域に形成された埋め込みチャネル型のＰ型ＭＯＳトランジスタと、
   前記基板の上方に堆積されたシリコン窒化膜と、を備え、
   前記Ｐ型ＭＯＳトランジスタは前記シリコン窒化膜で覆われ、前記Ｎ型ＭＯＳトランジスタは前記シリコン窒化膜下から露出していることを特徴とする半導体装置。
5. 基板の第１の領域に形成された埋め込みチャネル型のＮ型ＭＯＳトランジスタと、
   前記基板の前記第１の領域とは異なる第２の領域に形成された埋め込みチャネル型のＰ型ＭＯＳトランジスタと、
   前記基板の上方に堆積されたシリコン窒化膜と、を備え、
   前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタはそれぞれ前記シリコン窒化膜で覆われていることを特徴とする半導体装置。

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