JP2007329392A - Ｓｏｓ基板及びｓｏｓデバイスの製造方法 - Google Patents

Abstract

【課題】ＳＯＳ基板上に形成されたＭＯＳＦＥＴ等のトランジスタの低消費電力化。
【解決手段】サファイア基板１０上にＳｉエピタキシャル成長によりＳｉエピタキシャル層１２を形成し、該Ｓｉエピタキシャル層にＳｉをイオン注入し、熱処理を施し固相エピタキシャル化させた基板を用意する工程と、基板に対して特定の元素Ｆ，Ｈ，Ｎ，Ｏ，Ｃの内の一つまたは複数をイオン注入する工程と、基板に対して結晶欠陥の不活性化アニールを施す工程と、Ｓｉエピタキシャル層上にＣＭＯＳデバイスを形成する工程を含む。
【選択図】図６

Description

この発明は、ＳＯＳ（Silicon On Sapphire）基板及びＳＯＳデバイスの製造方法に関する。

従来より、半導体デバイスの製造には、絶縁性基板材料の上にＳｉを成長して得られるＳＯＩ（Silicon on Insulator）構造の基板が用いられている。このＳＯＩ基板に半導体デバイスを作り込んだＳｉデバイスは、既存のバルク状のＳｉ基板に半導体デバイスを作り込んだ、いわゆるバルクＳｉデバイスに比べて寄生容量が低減でき、動作の高速化が図れ、素子間分離が容易なため高集積化が出来、ソフトエラーが少ない等の理由から、次世代のＳｉデバイスとして期待されている。ＳＯＩ基板の代表的なものとしてサファイア単結晶基板上にＳｉを成長して得られるＳＯＳ基板がある。ＳＯＳ構造をエピタキシャル法により形成しようとする場合、ＣＶＤ法（Chemical Vapor Deposition）やＭＢＥ法（Molecular Beam Epitaxy）等を用いるのが一般的である。

しかし、上記のような方法でエピタキシャルＳＯＳ基板を形成した場合、Ｓｉとサファイアの結晶の格子定数の違いにより、及び両者の熱膨張係数の違いにより、Ｓｉ層中に多くの結晶欠陥が残存する。このため、ＭＯＳデバイスのような、半導体の表面状態に敏感な素子にエピタキシャルＳＯＳ基板を利用する場合に、不要な界面準位の発生原因になったり、キャリアの散乱原因になるなどの問題があった。

この問題を解決するため、通常はエピタキシャルＳＯＳ基板にＳｉイオンを照射して、Ｓｉ膜の一部をアモルファス化し、しかる後にＳｉ膜のアニール処理によって再結晶化させる固相エピタキシャル法などの後処理が行われている（例えば、特許文献１参照）。
米国特許第４，１７７，０８４号明細書

しかしながら、上記従来の方法にて形成されたＳＯＳ基板では、固相エピタキシャル法等によりサファイア単結晶基板上に生成されたＳｉエピタキシャル層中に結晶欠陥が完全には無くならずに残存している。そのため、このＳＯＳ基板上に形成されたＭＯＳＦＥＴ等では、この結晶欠陥に起因するリーク電流がソース・ドレイン間で発生する。これは、結晶欠陥領域では、Ｓｉ結晶の結合が切れたり、または結合が歪んだ状態となっているため、ＳｉのバンドギャップＥｇ中にエネルギーレベルが形成され、これによりキャリアの励起が容易となり、多数のキャリアが発生することにより、リーク電流が発生するためである。

そのため、このＳＯＳ基板に形成されたＭＯＳＦＥＴのソース・ドレイン間にリーク電流が発生するため、当該ＭＯＳＦＥＴの低消費電力化が図れないという課題があった。

この発明は、上記課題に鑑みてなされたもので、その目的は、ＳＯＳ基板上に形成されたＭＯＳＦＥＴ等のトランジスタの低消費電力化を可能にした、当該ＳＯＳ基板及びＳＯＳデバイスの製造方法を提供することにある。

上述した目的を達成するため、この発明の第１の要旨のＳＯＳ基板の製造方法によれば、サファイア基板上にＳｉエピタキシャル成長によりＳｉエピタキシャル層を形成し、該Ｓｉエピタキシャル層にＳｉをイオン注入し、然る後熱処理を施し固相エピタキシャル化させたＳＯＳ基板を用意する。

そして、ＳＯＳ基板に対してＳＯＳ基板中の結晶欠陥を電気的に不活性に出来る元素をイオン注入し、イオン注入されたＳＯＳ基板に対して結晶欠陥の不活性化アニールを施す。

この発明の第２の要旨のＳＯＳデバイスの製造方法によれば、サファイア基板上にＳｉエピタキシャル成長によりＳｉエピタキシャル層を形成し、該Ｓｉエピタキシャル層にＳｉをイオン注入し、然る後熱処理を施し固相エピタキシャル化させたＳＯＳ基板を用意する。

そして、ＳＯＳ基板に対して当該ＳＯＳ基板中の結晶欠陥を電気的に不活性に出来る元素をイオン注入する。

さらに、イオン注入されたＳＯＳ基板に対して結晶欠陥の不活性化アニールを施し、Ｓｉエピタキシャル層上にＣＭＯＳデバイスを形成する。

この発明によれば、ＳＯＳ基板に対して特定の元素をイオン注入した後、このＳＯＳ基板に対して結晶欠陥の不活性化アニールを施すようにしたので、イオン注入された特定の元素が結晶欠陥と結びついて、電気的に不活性化される。これにより、ＳＯＳ基板に形成されたＭＯＳＦＥＴのソース・ドレイン間における接合リークが抑制され、ＭＯＳＦＥＴの低消費電力化が可能となる。

以下、図を参照して、この発明の実施形態について説明する。なお、以下に述べる条件等は、この発明の範囲内の単なる好適例に過ぎない。

（第１実施形態）
図１〜図６は、この発明のＳＯＳ基板の製造方法の第１実施形態を説明するための工程図であり、各図は、製造工程段階で得られた構造体の断面の切り口を概略的に示す図である。

この発明によれば、従来例で問題となっていた、Ｓｉエピタキシャル層内の残存結晶欠陥を電気的に不活性化させるための処理を行う。すなわち、特定の元素をイオン注入して、注入された元素がＳｉエピタキシャル層及びサファイア基板の双方に跨って存在するようにする。然る後、Ｓｉエピタキシャル層中の結晶欠陥を電気的に不活性化するためのアニールを施す。以下、この点の処理につき具体的に説明する。

先ず、この発明の特色である処理を行う前に、従来と同様に、サファイア基板１０上にＳｉエピタキシャル成長により、Ｓｉエピタキシャル層１２を形成する（図１：Ｓｉエピタキシャル成長工程）。Ｓｉエピタキシャル成長では、反応ガスとして、ＳｉＨ_４、ＳｉＨ_２Ｃ_１２等を使用し、例えば、６００〜１０００℃の温度で、１００〜５００ｎｍの膜厚となるようにエピタキシャル成長させる。

図１にも示すように、上述のようにして形成されたＳｉエピタキシャル層１２中には、多くの結晶欠陥２８が残存する。特に、サファイア基板１０側のＳｉエピタキシャル層１２中には、双晶を含む多くの結晶欠陥２８が存在し、一方、Ｓｉエピタキシャル層１２の表面側（サファイア基板１０の反対側）では結晶欠陥が少ない。

次に、この結晶欠陥低減を目的として、Ｓｉを、例えばエネルギー１００〜３００ＫｅＶ、及びドーズ量１×１０^１４〜１×１０^１６ｃｍ^−２での条件でイオン注入する。このイオン注入によって、結晶欠陥の多いサファイア基板１０側のＳｉエピタキシャル層のみをアモルファス化させる（図２：アモルファス化イオン注入工程）。

続いて、アモルファス化イオン注入工程において生成されたＳＯＳ基板に対して、例えば、Ｎ_２雰囲気中で、及び例えば、５００〜７００℃の温度で、固相エピタキシャル化処理を行う。この固相エピタキシャル化すなわち再結晶化処理によって、Ｓｉエピタキシャル層１２の表面側すなわちサファイア基板１０の反対側のＳｉ結晶が残っている領域を核として固相エピタキシャル化させ、その結果、ＳＯＳ基板中のＳｉ結晶欠陥を低減させる（図３：固相エピタキシャル化工程）。

続いて、この発明の特色である処理を行う。すなわち、この固相エピタキシャル化工程で残存した結晶欠陥２８の不活性化（これは電気的な不活性化のことを指す）を目的として、特定の元素を、ドーズ量１×１０^１２〜１×１０^１５ｃｍ^−２でイオン注入する（図４：結晶欠陥不活性化イオン注入工程）。イオン注入時のエネルギーは、特定の元素が、サファイア基板１０とＳｉエピタキシャル層１２の界面３２を含むよう、サファイア基板１０及びＳｉエピタキシャル層１２の両方に跨って打ち込まれるように設定する。なお、特定の元素の候補としてはＦ（フッ素），Ｈ（水素），Ｎ（窒素），Ｏ（酸素），Ｃ（炭素）の内の一つまたは複数が挙げられる。また、これら元素の内、特にＮ及びＯはＳｉとの化合物がエネルギー的に安定であり、かつ高温熱処理時において結合が解離せず安定しているので望ましいといえる。

続いて、上記結晶欠陥不活性化イオン注入工程で得られたＳＯＳ基板に対して、例えば、４００〜１０００℃の温度で、Ｎ_２，Ａｒ，Ｈ_２，Ｏ_２，Ｈ_２Ｏ等のいずれか一つまたは複数の混在した雰囲気中で熱処理（アニール）を行う（図５：結晶欠陥不活性化アニール工程）。これにより、上述の特定の元素（不純物とも称する）が結晶欠陥２８内に拡散して、結晶欠陥２８と結びつき、結晶欠陥２８を電気的に不活性な結晶欠陥３０に変化させる。すなわち、Ｓｉの結合が切れたところに不純物を結合させ、Ｓｉのバンドギャップに生じたエネルギーレベルを消滅させる。

引き続き、Ｓｉエピタキシャル層１２を所望のトランジスタ特性を得るための膜厚、例えば２０〜１００ｎｍまで薄膜化する。薄膜化させる方法としては、熱酸化および酸化膜除去、ウェットエッチング、ドライエッチング等が挙げられる。

続いて、上述したようにして得られたＳＯＳ基板に、例えば、ＣＭＯＳデバイスを作り込む。すなわち、Ｓｉデバイスの製造方法で用いられる従来公知の方法により、Ｓｉエピタキシャル層１２上にＣＭＯＳデバイスを形成する（図６：ＣＭＯＳデバイス形成工程）。なお、上述の結晶欠陥不活性化イオン注入工程及び結晶欠陥不活性化アニール工程は、このＣＭＯＳデバイス形成工程中で行っても良い。

ところで、一般に、結晶欠陥不活性化イオン注入工程及び結晶欠陥不活性化アニール工程は、可能な限り後の工程の方が結晶欠陥の不活性化の効果は高いといえる。これは、結晶欠陥にターミネートしている上述の特定の元素である不純物が、ＣＭＯＳデバイス形成工程時の熱処理により解離して、再び結晶欠陥が活性化する危険性があるためである。しかし、結晶欠陥不活性化イオン注入工程における不純物の深さ制御は、デバイスパターン形成前の方が容易であり、結晶欠陥不活性化アニール工程もデバイスパターン形成前に完了させてしまった方がアニールによるデバイス特性変動の影響も回避することが出来る。このように、これらは、トレードオフの関係にあり、したがって、この判断は、ＳＯＳデバイス設計者の判断に委ねられるものである。

このようにして、ＳＯＳ基板上に形成されたＣＭＯＳデバイス、例えばＭＯＳＦＥＴは、構造的にはＳｉ基板上に形成されたＭＯＳＦＥＴと同一であり、構造的な違いは無い。すなわち、サファイア基板１０上にエピタキシャル成長させたＳｉエピタキシャル層１２からなるＳＯＳ基板上に、素子分離のためのＬＯＣＯＳ分離層１４、ゲート酸化膜１６、ゲート電極１８、サイドウォール２０、絶縁膜２２及びソース・ドレイン領域を有するＭＯＳＦＥＴが形成され、例えば、チタンナイトライド等のバリアメタル及びタングステン等からなるコンタクト２４と、バリアメタル及びアルミ等からなる配線２６を介して、図示しない外部装置と、このＭＯＳＦＥＴとが、電気的に接続される。

〔第１実施形態の作用効果〕
従って、本実施形態によれば、特定の元素をＳｉエピタキシャル層１２及びサファイア基板１０の両方に跨って打ち込まれるようにイオン注入し、その後Ｓｉエピタキシャル層１２中の結晶欠陥２８を不活性化するためのアニールを施すようにしたので、Ｓｉエピタキシャル層１２中の結晶欠陥２８が電気的に不活性化された状態、すなわち、結晶欠陥自体は修復されていないが、電気的に不活性化された状態（結晶欠陥３０）となる。このため、ＳＯＳ基板上に形成されたＭＯＳＦＥＴ等のソース・ドレイン間における接合リークが抑制され、トランジスタの低消費電力化が可能となる。

（第２実施形態）
図７は第２実施形態の結晶欠陥不活性化イオン注入工程を示した図である。

この発明の第２実施形態では、結晶欠陥不活性化イオン注入工程以外の工程は、第１実施形態と同様であるので、結晶欠陥不活性化イオン注入工程以外の説明は、特に必要がある場合を除いて省略もしくは簡略にする。

この実施形態では、結晶欠陥２８の不活性化を目的として、特定の元素、すなわち不純物を、ドーズ量１×１０^１２〜１×１０^１５ｃｍ^−２でイオン注入する（図７：結晶欠陥不活性化イオン注入工程）。イオン注入時のエネルギーは、特定の元素がＳｉエピタキシャル層１２中（図７におけるイオン注入領域）に打ち込まれるように設定する。なお、特定の元素の候補としてはＦ，Ｈ，Ｎ，Ｏ，Ｃの内の一つまたは複数が挙げられる。また、これら元素の内、特にＮ及びＯはＳｉとの化合物がエネルギー的に安定であり、かつ高温熱処理時（ＣＭＯＳデバイス形成工程等における熱処理）において結合が解離せず安定しているので望ましいといえる。

〔第２実施形態の作用効果〕
従って、この実施形態によれば、特定の元素を、Ｓｉエピタキシャル層１２中に打ち込まれるようにイオン注入し、然る後、結晶欠陥不活性化アニール工程を施すようにしたので、イオン注入された特定の元素が、Ｓｉの結合が切れた場所、すなわち、結晶欠陥２８と結合し、Ｓｉのバンドギャップに生じたエネルギーレベルを消滅させるように作用し、その結果、Ｓｉエピタキシャル層１２中の結晶欠陥２８が電気的に不活性化された状態、すなわち、結晶欠陥自体は修復されていないが、電気的に不活性化された状態（結晶欠陥３０）となる。このため、ＳＯＳ基板上に形成されたＭＯＳＦＥＴ等のソース・ドレイン間における接合リークが抑制され、トランジスタの低消費電力化が可能となる。

また、イオン注入時には、特定の元素全てが、Ｓｉエピタキシャル層１２中にのみ打ち込まれるように、すなわち、界面３２を避けるように注入エネルギーを制御してイオン注入しているので、Ｓｉエピタキシャル層１２とサファイア基板１０との界面３２にダメージ（イオン注入自体によってＳｉの結合を切って、Ｓｉのバンドギャップ中にエネルギーレベルを形成する現象）が加わることが無いので、イオン注入に起因した界面準位を発生させることも無く、良好な特性のＭＯＳＦＥＴ等のトランジスタ形成が期待できる。

（第３実施形態）
図８は第３実施形態の結晶欠陥不活性化イオン注入工程を示した図である。

この発明の第３実施形態においても、結晶欠陥不活性化イオン注入工程以外の工程は、第１実施形態と同様であるので、結晶欠陥不活性化イオン注入工程以外の説明は、特に必要がある場合を除いて省略もしくは簡略にする。

この実施形態では、結晶欠陥２８の不活性化を目的として、特定の元素、すなわち不純物を、ドーズ量１×１０^１２〜１×１０^１５ｃｍ^−２でイオン注入する（図８：結晶欠陥不活性化イオン注入工程）。イオン注入時のエネルギーは、特定の元素がサファイア基板１０中（図８におけるイオン注入領域）に打ち込まれるように設定する。なお、特定の元素の候補としてはＦ，Ｈ，Ｎ，Ｏ，Ｃの内の一つまたは複数が挙げられる。また、これら元素の内、特にＮ及びＯはＳｉとの化合物がエネルギー的に安定であり、かつ高温熱処理時（ＣＭＯＳデバイス形成工程等における熱処理）において結合が解離せず安定しているので望ましいといえる。

〔第３実施形態の作用効果〕
従って、この実施形態によれば、特定の元素を、サファイア基板１０中に打ち込まれるようにイオン注入し、然る後、結晶欠陥不活性化アニール工程を施すようにしたので、サファイア基板１０中にイオン注入された特定の元素が、Ｓｉの結合が切れた場所、すなわち、Ｓｉエピタキシャル層１２中の結晶欠陥２８と結合（特に、Ｆ及びＮ等は動きが活発で、界面３２を越えてサファイア基板１０からＳｉエピタキシャル層１２に移動し、結晶欠陥と結合し易い）し、Ｓｉのバンドギャップに生じたエネルギーレベルを消滅させるように作用し、結果、Ｓｉエピタキシャル層１２中の結晶欠陥２８が電気的に不活性化された状態、すなわち、結晶欠陥自体は修復されていないが、電気的に不活性化された状態（結晶欠陥３０）となる。このため、ＳＯＳ基板上に形成されたＭＯＳＦＥＴ等のソース・ドレイン間における接合リークが抑制され、ＭＯＳＦＥＴ等のトランジスタの低消費電力化が可能となる。

また、イオン注入時には、特定の元素全てが、サファイア基板１０中にのみ打ち込まれるように、すなわち、界面３２を避けるように注入エネルギーを制御してイオン注入しているので、第２実施形態と同様に、Ｓｉエピタキシャル層１２とサファイア基板１０との界面３２にダメージが加わることが無いので、イオン注入に起因した界面準位を発生することが無く、良好な特性のＭＯＳＦＥＴ等のトランジスタ形成が期待できる。

なお、結晶欠陥不活性化イオン注入工程において、ほんのわずかではあるが、Ｓｉエピタキシャル層１２中においてはＳｉの結合が、サファイア基板１０中においてはＡｌとＯの結合が切れる。しかし、後の結晶欠陥不活性化アニール工程によって、イオン注入された不純物が結晶欠陥と結びつき、電気的に不活性化されるとともに、結晶欠陥不活性化イオン注入工程にてイオン注入されることにより切れた結合が、再び結合する。すなわち、この発明の効果は、結晶欠陥不活性化イオン注入工程及び結晶欠陥不活性化アニール工程をＳＯＳ基板に施すことにより実現されるものである。

また、界面３２近傍の結晶欠陥に対する不活性化のし易さは第２及び第３実施形態に比べて第１実施形態の方が勝っており、イオン注入時の界面３２のダメージの少なさは、第１実施形態に比べて第２及び第３実施形態の方が勝っている。すなわち、トレードオフの関係にある。したがって、何れを選択するかは、ＳＯＳデバイス設計者の選択に委ねられるものである。

なお、上述した、第１乃至第３の実施形態において、特に、結晶欠陥不活性化イオン注入工程における、ドーズ量を１×１０^１２〜１×１０^１５ｃｍ^−２の範囲とし、かつ、ＳＯＳ基板に対する結晶欠陥を不活性化する、結晶欠陥不活性化アニール工程における、アニール温度を４００〜１０００℃の範囲内に設定すると、ＳＯＳ基板の実用性を損なうことが無いように、より確実に電気的不活性化を図ることが出来る。

（実施形態の変形）
なお、この発明は前述の実施形態に限定されるものではなく、この発明の目的を達成できる範囲での変形、改良等もこの発明に含まれるものである。

例えば、この発明を実施するための最良の作業工程などは、以上の記載で開示されているが、この発明は、これに限定されるものではない。すなわち、この発明は、主に特定の実施形態に関して特に図示され、かつ、説明されているが、この発明の技術的思想および目的の範囲から逸脱することなく、以上述べた実施形態に対し、作業工程、数量、その他の詳細な作業工程において、当業者が様々な変形を加えることができるものである。

したがって、上記に開示した作業工程などを限定した記載は、この発明の理解を容易にするために例示的に記載したものであり、この発明を限定するものではないから、それらの作業工程などの限定の一部若しくは全部の限定を外した構成の名称での記載は、この発明に含まれるものである。

この発明の第１実施形態を説明するための工程図である。 この発明の第１実施形態を説明するための工程図である。 この発明の第１実施形態を説明するための工程図である。 この発明の第１実施形態を説明するための工程図である。 この発明の第１実施形態を説明するための工程図である。 この発明の第１実施形態を説明するための工程図である。 この発明の第２実施形態を説明するための工程図である。 この発明の第３実施形態を説明するための工程図である。

符号の説明

１０…サファイア基板
１２…Ｓｉエピタキシャル層
１４…ＬＯＣＯＳ分離層
１６…ゲート酸化膜
１８…ゲート電極
２０…サイドウォール
２２…絶縁膜
２４…コンタクト
２６…配線（アルミ配線）
２８…結晶欠陥
３０…結晶欠陥（電気的に不活性）
３２…界面

Claims (12)

1. サファイア基板上にＳｉエピタキシャル成長によりＳｉエピタキシャル層を形成し、該Ｓｉエピタキシャル層にＳｉをイオン注入し、然る後熱処理を施し固相エピタキシャル化させたＳＯＳ基板を用意する工程と、
   前記ＳＯＳ基板に対して当該ＳＯＳ基板中の結晶欠陥を電気的に不活性に出来る元素をイオン注入する工程と、
   イオン注入された前記ＳＯＳ基板に対して結晶欠陥の不活性化アニールを施す工程と、
   を含むことを特徴とするＳＯＳ基板の製造方法。
2. 前記元素を、前記サファイア基板及び前記Ｓｉエピタキシャル層に跨る領域にイオン注入することを特徴とする請求項１に記載のＳＯＳ基板の製造方法。
3. 前記元素を、前記Ｓｉエピタキシャル層中にイオン注入することを特徴とする請求項１に記載のＳＯＳ基板の製造方法。
4. 前記元素を、前記サファイア基板中にイオン注入することを特徴とする請求項１に記載のＳＯＳ基板の製造方法。
5. 前記元素として、Ｆ，Ｈ，Ｎ，Ｏ，Ｃの元素群のうちの１つまたは複数の元素をイオン注入することを特徴とする請求項１乃至４の何れか１項に記載のＳＯＳ基板の製造方法。
6. 前記元素として、ＮまたはＯのいずれか１つまたは両方の元素をイオン注入することを特徴とする請求項１乃至４の何れか１項に記載のＳＯＳ基板の製造方法。
7. サファイア基板上にＳｉエピタキシャル成長によりＳｉエピタキシャル層を形成し、該Ｓｉエピタキシャル層にＳｉをイオン注入し、然る後熱処理を施し固相エピタキシャル化させたＳＯＳ基板を用意する工程と、
   前記ＳＯＳ基板に対して当該ＳＯＳ基板中の結晶欠陥を電気的に不活性に出来る元素をイオン注入する工程と、
   イオン注入された前記ＳＯＳ基板に対して結晶欠陥の不活性化アニールを施す工程と、
   前記Ｓｉエピタキシャル層上にＣＭＯＳデバイスを形成する工程と
   を含むことを特徴とするＳＯＳデバイスの製造方法。
8. 前記元素を、前記サファイア基板及び前記Ｓｉエピタキシャル層に跨る領域にイオン注入することを特徴とする請求項７に記載のＳＯＳデバイスの製造方法。
9. 前記元素を、前記Ｓｉエピタキシャル層中にイオン注入することを特徴とする請求項７に記載のＳＯＳデバイスの製造方法。
10. 前記元素を、前記サファイア基板中にイオン注入することを特徴とする請求項７に記載のＳＯＳデバイスの製造方法。
11. 前記元素として、Ｆ，Ｈ，Ｎ，Ｏ，Ｃの元素群のうちの１つまたは複数の元素をイオン注入することを特徴とする請求項７乃至１０の何れか１項に記載のＳＯＳデバイスの製造方法。
12. 前記元素として、ＮまたはＯのいずれか１つまたは両方の元素をイオン注入することを特徴とする請求項７乃至１０の何れか１項に記載のＳＯＳデバイスの製造方法。

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