JP2001144095A - アニーリングを伴った半導体ウェーハの製造方法及び半導体素子の製造方法 - Google Patents

アニーリングを伴った半導体ウェーハの製造方法及び半導体素子の製造方法

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JP2001144095A JP2000287096A JP2000287096A JP2001144095A JP 2001144095 A JP2001144095 A JP 2001144095A JP 2000287096 A JP2000287096 A JP 2000287096A JP 2000287096 A JP2000287096 A JP 2000287096A JP 2001144095 A JP2001144095 A JP 2001144095A
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Abstract

(57)【要約】 【課題】 半導体ウェーハまたは半導体素子の基板表面
に存在する欠陥をキュアリングし、それに起因する表面
粗さを改善させるアニーリングを伴った半導体ウェーハ
及び半導体素子の製造方法を提供する。 【解決手段】 半導体ウェーハの製造段階または半導体
素子の特定工程段階で発生した表面欠陥が存在する半導
体ウェーハまたは半導体素子を１０-2Ｔｏｒｒ以下の高
真空、９５０℃以下の低温及び半導体物質ソースガスを
含む水素ガス雰囲気下でアニーリングさせる。本発明の
アニーリングが主として適用される段階としては、ウェ
ーハを製作するためのポリシング段階、半導体素子を製
造するための各種のイオン注入段階、ドライエッチング
段階、化学的及び機械的ポリシング段階がある。本発明
によれば、低温で、かつ、短時間内にアニーリングがな
されるので、素子の信頼性及び経済性が向上される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウェーハの
製造方法及び半導体素子の製造方法に係り、より詳細に
は、半導体ウェーハまたは半導体基板の表面に存在する
結晶欠陥をアニーリング処理してキュアリングするアニ
ーリングを伴った半導体ウェーハまたは半導体素子の製
造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化、微細化が進むに
伴い、半導体基板の表面に存在する結晶欠陥は半導体素
子の耐圧特性、漏れ電流特性などを低下させる主たる要
因として作用するため、このような欠陥をキュアリング
することは半導体素子の信頼性及び収率につながること
であって、生産現場での主たるコントロール項目とな
る。
【０００３】図１は、半導体ウェーハ１０の表面に存在
する結晶欠陥の例を概略的に示すものである。図中、”
Ａ”はマイクロ−ピットを、”Ｂ”は表面突出部を、”
Ｃ”はマイクロ−ボイドあるいは積層欠陥を、そして”
Ｄ”はスレディング転位を各々概略的に表わす。
【０００４】このような結晶欠陥は、シリコンインゴッ
トからウェーハを製作するウェーハリング過程で発生す
る。ウェーハリング工程とは、インゴット状態のシリコ
ン単結晶をウェーハの形態にスライシングし、これを粗
くグラインディングするラッピング及び角を取るチャン
ファリングをし、次に表面を滑らかにするためのミラー
−ポリシング（mirror-polishing）及び洗浄工程を行っ
てウェーハを製作することをいう。このとき、ミラー−
ポリシング後に残存する表面の損傷や汚れ物を除去する
ために、化学的及び機械的ポリシング（Chemical Mecha
nical Polishing;CMP）をさらに行ったりもする。前記
表面の結晶欠陥は、主としてミラー−ポリシングや化学
的及び機械的ポリシングを行なった後に発生する。
【０００５】このようなシリコンウェーハ上の結晶欠陥
をキュアリングするための従来の技術が、米国特許第
５、７４４、４０１号に開示されている。前記特許で
は、一定の範囲内の表面粗さ（Ｒａ、Ｒｑ、Ｒｔ、Ｒ’
ａ、ｒｍｓ、Ｐ−Ｖ）を有するシリコンウェーハを水素
ガス雰囲気下で、かつ１２００℃以上の温度で３０分間
〜４時間熱処理することで、より向上された表面粗さを
有させる方法が開示されている。しかし、前記特許は、
多量の水素を使って雰囲気を形成するために工程の危険
性が増大するだけでなく、高温で長時間熱処理を行なう
ため、今後極微細素子の製造に際してより厳しく適用さ
れるサーマルバジット（thermal budget）の制限を一層
大きく受けることになる。特に、このような高温で長時
間熱処理を行なう場合、３００ｍｍ程度の大口径ウェー
ハを製造する場合スリップなどが発生する可能性が高
く、かつ、ストレスに弱くなる問題があり、高温で長時
間熱処理を行なうために生産性及び経済性に劣る短所が
ある。
【０００６】その一方、シリコンウェーハ上の結晶欠陥
を低減するための従来の他の技術が特開平８−４５９４
７号に開示されている。前記技術では、結晶欠陥が存在
するシリコンウェーハを微量のシラン（ＳｉＨ4）また
はジシラン（Ｓｉ2Ｈ6）ガスと水素ガスまたは不活性ガ
スの混合ガス雰囲気下で、かつ１０００℃〜１３５０℃
の温度範囲で１０分間以上熱処理を行なうことで結晶欠
陥が低減する。しかし、前記技術は、基板の内部の酸素
析出物がシリコン基板の冷却または熱処理過程でより大
きい酸素析出物に成長して基板表面での転位または積層
欠陥などの２次欠陥の誘発を防止するために、基板表面
で酸素の蒸発を促進させることで基板の表面に存在する
酸素析出物の低減を目指したことであって、この技術も
また高温で長時間熱処理を行なうためにサーマルバジッ
トに対する制限を受け易く、素子の特性の劣化が起こる
という短所がある。
【０００７】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、半導体ウェーハ
の表面に存在する欠陥または半導体素子を製造するため
の特定工程を行なうことで半導体基板の表面に発生する
欠陥に起因する表面粗さを改善させ、これにより後続す
る薄膜の蒸着に際して表面モフォロジ(morphorogy)を向
上させることのできるアニーリングを伴った半導体ウェ
ーハ及び半導体素子の製造方法を提供することにある。
【０００８】本発明の他の目的は、半導体ウェーハまた
は半導体素子が形成される半導体基板の表面に存在する
欠陥を低温領域で短時間にキュアリング(curing)するこ
とで、後続して製作される半導体記憶装置のリフレッシ
ュ特性、耐圧特性などを向上させることのできるアニー
リングを伴った半導体ウェーハ及び半導体素子の製造方
法を提供することにある。
【０００９】本発明のさらに他の目的は、半導体ウェー
ハまたは半導体素子が形成される半導体基板の表面に存
在する欠陥を低温領域でキュアリングすることで、サー
マルバジットの制限から自由なアニーリングを伴った半
導体ウェーハ及び半導体素子の製造方法を提供すること
にある。
【００１０】本発明のさらに他の目的は、半導体ウェー
ハまたは半導体素子が形成される半導体基板の表面に存
在する欠陥を短時間にキュアリングすることで、製品の
量産性及び経済性を向上させることのできるアニーリン
グを伴った半導体ウェーハ及び半導体素子の製造方法を
提供することにある。
【００１１】
【課題を解決するための手段】前記本発明の諸目的は、
半導体ウェーハの製作段階または半導体素子を製造する
ための特定工程段階で発生した表面欠陥が存在する半導
体ウェーハまたは半導体基板を高真空下で、かつ、低温
短時間アニーリングすることにより達成される。
【００１２】本発明の第１形態によれば、半導体インゴ
ットから半導体ウェーハを形状化する段階、前記半導体
ウェーハの表面をポリシングする段階及び前記ポリシン
グされた半導体ウェーハを１０-2Ｔｏｒｒ以下の高真
空、９５０℃以下の低温及び半導体物質ソースガスを含
むガス雰囲気下でアニーリングさせる段階を具備するア
ニーリングを伴った半導体ウェーハの製造方法が提供さ
れる。
【００１３】前記製造方法が適用できる半導体ウェーハ
としては、表面欠陥が存在してキュアリングが要される
全てのウェーハが含まれ、例えば、ベア(bare)ウェーハ
またはＳＯＩ（Silicon On Insulator）ウェーハ、或い
はＳＯＳ（Silicon On Sapphire）ウェーハが挙げられ
る。その一方、前記アニーリング段階が行われる段階
は、ウェーハの表面欠陥が誘発される工程段階の直後が
含まれ、例えば、ウェーハの表面をポリシングした後に
発生する表面欠陥をキュアリングするためにアニーリン
グ段階が挙げられ、前記ポリシング段階はミラー−ポリ
シング段階または化学的及び機械的ポリシング段階が好
ましい。
【００１４】前記アニーリング段階の好ましい工程条件
としては、１０-11〜１０-2Ｔｏｒｒの真空範囲内、４
００℃〜９５０℃の温度範囲内、３０分間以下の時間範
囲内が挙げられる。また、前記アニーリング段階に含ま
れる半導体物質ソースガスとしては、シリコンやゲルマ
ニウムなどの半導体物質を提供できるものであればよ
く、好ましくは、ゲルマン（ＧｅＨ4）ガスなどを使用
できる。
【００１５】その一方、前記アニーリング段階は、一定
時間水素ガス雰囲気下で行なった後に、続いて前記半導
体物質ソースガスを添加して行なうこともでき、一定時
間水素ガス雰囲気下で行なった後に、続いて前記半導体
物質ソースガスのみの雰囲気下で行なうこともでき、あ
るいは一定時間水素ガス雰囲気下でのみ行なうこともで
きる。
【００１６】本発明の第２形態によれば、その表面に結
晶欠陥を有する半導体基板の少なくとも一部が露出され
る半導体素子を製造するための特定工程を行なう段階及
び前記半導体素子を１０-2Ｔｏｒｒ以下の高真空、９５
０℃以下の低温及び半導体物質ソースガスを含むガス雰
囲気下でアニーリングさせる段階を具備するアニーリン
グを伴った半導体素子の製造方法が提供される。
【００１７】前記表面に欠陥を有する半導体基板の少な
くとも一部が露出される特定工程を行なう段階は、半導
体ベアウェーハから半導体素子を具現する全ての工程過
程で各種の形態が含まれ、具体的には、化学的及び機械
的ポリシング段階、ドライエッチング段階、イオン注入
段階などが挙げられる。
【００１８】前記本発明の第２形態によるアニーリング
段階の真空度、温度、時間、ガス雰囲気などの工程条件
は、本質的に前記第１形態の工程条件と同様である。
【００１９】本発明によれば、高真空下でアニーリング
が行われるために、不純物残留ガスレベルが低くて半導
体ウェーハまたは半導体基板の表面がきれいに保たれ、
その結果少ない熱的活性化によっても表面に吸着した原
子の高い表面移動度及び長い拡散距離が得られるので、
相対的に低温短時間に目的の欠陥のキュアリングが達成
できる。さらには、本発明によれば、半導体物質ソース
ガスを外部から供給しているため、欠陥部位に半導体物
質が速く供給されてより速いキュアリング効果を得るこ
とができる。
【００２０】特に、本発明によれば、下部膜質の欠陥状
態を保ちながら下部膜質上に特定膜質が成長していくエ
ピタクシャル工程とは異なって、外部から供給される半
導体物質ソースガスの粒子が下部膜質に形成された欠陥
を除去するために表面から欠陥サイトに移動するという
点で区別される。
【００２１】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好ましい実施例を詳細に説明する。
【００２２】本発明は、基本的に、アニーリングを通じ
て半導体ベアウェーハまたは半導体素子の製造工程の特
定工程段階にある半導体基板の表面に存在する結晶欠陥
による表面粗さを改善し、表面の欠陥をキュアリングす
る方法に関するものであり、以下では、半導体素子の製
造工程で本発明によるアニーリング工程が行われる各段
階を各実施例を通じて説明するが、本発明は以下の各実
施例に限定されるものではなく、本発明の思想範囲内で
各種の形態に変形実施できるのはもちろんのことであ
る。
【００２３】＜第１実施形態＞図２は、本発明の第１実
施形態を説明するための図面であって、シリコンベアウ
ェーハ１０に対する本発明の原理を適用したことを表わ
す。図面から、図１のシリコンウェーハ１０の表面欠陥
がキュアリングされ、かつ、表面粗さが向上されたこと
が分かる。
【００２４】先ず、第１実施形態が適用されたシリコン
ベアウェーハ１０の製作過程及び表面欠陥の発生段階に
ついて簡単に述べる。これは、本発明のアニーリング工
程の適用段階を設定する上で重要な要因となる。
【００２５】前記シリコンウェーハ１０は、チョクラル
スキー法（ＣＺ法）またはフローティングゾーン（Ｆ
Ｚ）法により製作されるシリコン単結晶インゴットから
製作される。すなわち、アス−グロウン（as-grown）さ
れたシリコン単結晶インゴットをスライス状にスライシ
ングする。スライシングされたスライスの厚さは十分に
厚いために、特定の厚さ偏差以内にスライスの両面を酸
化アルミニウム及びグリセリンの混合物などを使ってラ
ッピング及びグラインディングし、このとき、スライス
の平坦度が増加される。
【００２６】続いて、スライスのエッジをラウンディン
グ(rounding)してウェーハ状に形状化する。エッジラウ
ンディングは、後続する熱処理工程時に発生するスリッ
プがエッジの欠陥領域から始まるという点を考慮して丹
念に行なう。次に、前記ウェーハの形状化段階で発生し
たダミッジや汚れ物をケミカル（化学薬品）を使ってウ
ェット方式で除去する。
【００２７】次に、半導体素子が具現されるウェーハの
片面をスクラッチやダミッジのない面にするため、ポリ
シングを行なう。前記ポリシングは、前述した米国特許
第５、７４４、４０１号に開示されているように、ポリ
シング粒子及びポリシング布を使用したミラー−ポリシ
ングの方法を使用するか、または、化学的及び機械的ポ
リシング（ＣＭＰ）の方法を使用して行なう。このよう
にポリシングされたシリコンウェーハは、洗浄工程を経
て最終的に製品として完成される。
【００２８】しかし、前述のようにポリシングされたウ
ェーハであっても、該表面はエネルギー的にも不安定で
あるだけでなく、外部環境下に露出されるものであるた
め、物理的にも不安定であり、図１から明らかなよう
に、マイクロ−ピット（Ａ）、表面突出部（Ｂ）、マイ
クロ−ボイドまたは積層欠陥（Ｃ）及び転位（Ｄ）など
の各種の結晶欠陥が存在する。このようなシリコンウェ
ーハ１０の表面欠陥は後続する薄膜の蒸着に際してモフ
ォロジ特性を悪化させるだけでなく、後続して蒸着され
るゲート酸化膜の耐圧特性、漏れ電流特性、静電特性な
どを劣化させる要因となり、その結果、半導体記憶装置
のリフレッシュ特性を大幅に低下させるようになる。
【００２９】したがって、本発明の第１実施形態では、
前記シリコンウェーハ１０に対するポリシング段階が終
わった後直ちに、その発生した表面欠陥をキュアリング
するためのアニーリング工程を行なう。
【００３０】通常、アニーリングとは、半導体素子の製
造工程中にウェーハを一定時間高い温度で熱処理するこ
とをいい、１）イオン注入された不純物の活性化、２）
シリコン内での不純物の拡散、３）イオン注入などによ
って損傷または非晶質化したシリコンのキュアリングま
たは再結晶化などのために行われる。これらの過程は、
アニール装備から外的に供給される熱エネルギーを駆動
力とする熱的活性化過程によってなされる。このような
アニーリング工程は、概ね１０００℃以上の温度で数十
分間ないし数時間にわたって行われてこそ十分なアニー
リング効果を発揮するが、その一方では、高温で長時間
熱処理する間に半導体基板内に活性領域、接合領域、ス
トッパ領域など各種の目的から注入された不純物が目的
としていない領域まで拡散するという問題点も生じてい
る。したがって、このような問題点により、最近、半導
体素子の集積度が高くなるに伴い、アニーリングの目的
が拡散よりも主として不純物の熱的活性化やデミッジの
キュアリングにより集中する傾向がある。
【００３１】この実施形態は、イオン注入された不純物
の熱的活性化や拡散に関するものではなく、ウェーハの
製作過程でポリシングによって引き起こされたウェーハ
表面の結晶欠陥をキュアリングすると共に、表面粗さを
改善するものであるから、アニーリングの工程条件を新
たに定立する必要性から発明されたものである。
【００３２】第１実施形態のアニーリング段階の工程条
件は、以下の通りである。真空条件として、ベース真空
が少なくとも１０-2Ｔｏｒｒ以下、好ましくは、１０
-11ないし１０-2Ｔｏｒｒである超高真空が保たれる反
応炉でアニーリングが行われる。このようにアニーリン
グの真空条件を超高真空の環境としたのは、超高真空下
では不純物残留ガスレベルが極めて低いため、シリコン
ウェーハ１０の表面がきれいに保たれるからである。
【００３３】第１実施形態のアニーリング温度条件は、
通常のアニーリング温度よりも相対的に低温である４０
０℃ないし９５０℃、好ましくは、７５０℃ないし８５
０℃の範囲内で行われる。アニーリング温度があまりに
も高くなると、サーマルバジットの制限を受け、その一
方、アニーリング温度があまりにも低くなると、十分な
アニーリング効果を発揮できないため、適宜なアニーリ
ング温度の妥協の上で上述した温度範囲が設定されたの
である。特に、前述したように、反応炉が超高真空の環
境下ではウェーハの表面がきれいに保たれるため、少な
い熱的活性化によってもウェーハの表面に吸着した原子
は高い表面移動度を得ることができるという長所があ
る。このことは、アニーリング温度をより低くできると
いう点で有利である。
【００３４】第１実施形態の雰囲気ガスの条件は、水素
ガスを基本として下記の３種の形態で施した。 １）アニーリングの全ての過程中に水素ガスのみを流し
た場合 ２）アニーリングの初期には水素ガスのみを流し、一定
時間（アニーリング温度に基づき数分ないし数１０分）
経過後には水素ガスに半導体物質ソースガスを添加して
流した場合 ３）アニーリングの初期には水素ガスのみを流し、一定
時間（アニーリング温度に基づき数分ないし数１０分）
経過後には半導体物質ソースガスのみを流した場合 アニーリング中の工程圧力は、数百Ｔｏｒｒないし１０
-9Ｔｏｒｒ程度の低圧に保たれ、供給される水素ガスは
１ないし５００ｓｃｃｍの範囲内で制御され、微量添加
される半導体物質ソースガスは０．１ないし１ｓｃｃｍ
の範囲内に制御される。前記半導体物質ソースガスとし
てはシラン（ＳｉＨ4）ガスを使用したが、アニーリン
グ中に半導体物質を与えることのできるジシラン（Ｓｉ
2Ｈ6）ガス、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）ガスま
たはゲルマン（ＧｅＨ4）ガスなどに対しも同様に適用
できるのはもちろんのことである。
【００３５】一方、アニーリング初期が常に水素ガス雰
囲気で存在することは、ウェーハの表面の自然酸化膜を
除去できるという点で有利だからである。前述したアニ
ーリングの１）過程のように、水素ガスのみの雰囲気下
でアニーリングの全ての過程を行なっても、表面欠陥に
対するキュアリング効果が示されるが、この場合には、
水素ガスから分離された水素原子がシリコンウェーハの
表面に吸着した後にシリコン間の結合を切る必要があ
り、バルクシリコンの移動によって欠陥のキュアリング
がなされるため、相対的に長時間のアニーリングが要さ
れる。
【００３６】これに対し、前述したアニーリングの２）
及び３）過程のように、半導体物質ソースガスを供給す
る場合には、これらのガスから分離されたシリコン、ゲ
ルマニウムなどの半導体物質が表面欠陥の存在する部位
により容易に接近できるので、短時間にキュアリング効
果が得られる。
【００３７】前述した真空条件、温度条件及びガス条件
下で、第１実施形態のアニーリング時間は数分間ないし
３０分間程度であり、好ましくは、１０分間以下の短時
間、より好ましくは、３分間ないし５分間であっても目
的のキュアリングが達成できる。
【００３８】以上述べたように、第１実施形態によれ
ば、ウェーハの表面に存在する表面欠陥が低温下で短時
間にキュアリングされ、このような欠陥による表面粗さ
もアニーリング中に大分改善されるため、後続して形成
される半導体素子の信頼性も大幅に向上される。
【００３９】＜第２実施形態＞図３は、本発明の第２実
施形態を説明するための図面であって、本発明の原理が
適用されるＳＯＩウェーハの断面図である。前記ＳＯＩ
ウェーハの断面構造は、基板３０とシリコン層２４との
間に絶縁層２２が挟み込まれた構造となっており、従来
の典型的なシリコンウェーハがウェーハの電気的な活性
領域がウェーハの表面近くに限定されるにも拘わらず、
安定性の点から相対的に厚く形成されるために発生する
電力消費または動作速度の低下を克服するための次世代
ウェーハとして開発されたものである。
【００４０】前記ＳＯＩウェーハの製作過程も各種の方
法により開発されてきたが、活性領域が形成されるべき
シリコン層２４の最終厚さを制御するためにグラインデ
ィングし、次にシリコン層２４の表面の汚れ物の除去及
びデミッジの除去のためにポリシングを行なう。この場
合にも典型的なシリコンウェーハと同様に、表面欠陥が
存在することになる。
【００４１】このような表面欠陥をキュアリングするた
めにアニーリング工程を行なうことになり、そのアニー
リングの工程条件は、基本的に前述した第１実施形態の
工程条件と同様に適用される。
【００４２】一方、本発明の原理は、サファイア上にエ
ピタキシャルシリコン層を形成してなるＳＯＳウェーハ
に対しても適用できるのはもちろんのことである。
【００４３】＜第３実施形態＞図４Ａ及び図４Ｂは、本
発明の第３実施形態を説明するための図面であって、半
導体記憶素子または半導体論理回路素子の製造過程中に
ＳＴＩトレンチを形成する過程を示す断面図である。
【００４４】半導体装置製造に広く用いられる、選択的
酸化による素子分離方法（LOCal Oxidation of Silico
n;LOCOS）は、工程が簡単であるという利点はあるが、
２５６Ｍ ＤＲＡＭ級以上の高集積化した半導体装置に
おいては、素子分離の幅が減少するに従い、酸化時に伴
われるバーズビークによるパンチスルーや、フィールド
酸化膜の厚さ減少などの問題点が発生しており、これを
改善するための方法の一つとして、浅いトレンチ分離
（Shallow Trench Isolation;STI）法が提案されてい
る。
【００４５】図４Ａ及び図４Ｂを参照すれば、半導体基
板３０上にパッド酸化膜３２及びシリコン窒化膜３４を
形成し、シリコン窒化膜３４上にトレンチが形成される
べき部分を露出させるためのフォトレジストパターン３
６を形成する。これをエッチングマスクとしてシリコン
窒化膜３４及びパッド酸化膜３２をパターニングする。
そして、フォトレジストパターン３６を除去した後に、
パターニングされたシリコン窒化膜３４及びパッド酸化
膜３２をエッチングマスクとして下部の半導体基板３０
をドライエッチングすることでトレンチ３８を形成す
る。次に、前記トレンチ３８に絶縁物質（図示せず）を
埋め込んで素子分離層を形成する。
【００４６】本発明の第３実施形態は、前記ＳＴＩトレ
ンチ形成過程でトレンチ３８の形成のためのドライエッ
チング工程が行われた後、露出された半導体基板３０の
表面に存在する欠陥をキュアリングすることに関連があ
る。すなわち、前記ドライエッチング工程によりトレン
チ３８を形成した後、本発明のアニーリング工程を行っ
た後に後続してトレンチ３８を埋め込むのである。
【００４７】前記ドライエッチング工程により形成され
たトレンチ３８の底面３８ａ及び側壁３８ｂにはマイク
ロ−ピット、積層欠陥、マイクロ−ボイド、転位などの
各種の表面欠陥が存在するだけでなく、トレンチの底面
３８ａ及び側壁３８ｂが接するコーナー及びトレンチの
上側エッジ部位の表面状態は極めて粗く、段差などが形
成されているために、リフレッシュ特性など素子の信頼
性を低下させる要因として作用する。
【００４８】したがって、第３実施形態は、ドライエッ
チング工程によりアタックを受けた半導体基板３０の露
出された表面の表面欠陥をキュアリングし、表面粗さを
改善してスムーズニング(smoothening)すること以外
に、トレンチ３８のコーナー及びエッジ部位をラウンデ
ィングすることを目的とする。
【００４９】第３実施形態のアニーリング段階の工程条
件も、基本的に第１実施形態と同様である。すなわち、
真空条件として、ベース真空が少なくとも１０-2Ｔｏｒ
ｒ以下、好ましくは、１０-11ないし１０-2Ｔｏｒｒの
超高真空が保たれる反応炉でアニーリングが行われる。
アニーリングの温度条件は、通常のアニーリング温度よ
りも相対的に低温である４００℃ないし９５０℃、好ま
しくは、７５０℃ないし８５０℃の範囲内である。雰囲
気ガス条件及び温度条件も、基本的に同様の原理によっ
て設定される。
【００５０】＜第４実施形態＞図５Ａないし図５Ｃは、
本発明の第４実施形態を説明するための図面であって、
半導体素子の製造過程中にＳＳＴＩ（Simplified Shall
ow Trench Isolation）トレンチを形成する過程を示す
断面図である。
【００５１】第３実施形態が適用されるＳＴＩ法は、素
子分離膜の形成において熱酸化工程により引き起こされ
る前記ＬＯＣＯＳ法の短所をある程度減らすことがで
き、高集積化に適した素子分離膜の形成が可能である
が、製造工程が複雑であるため、製造コストが増大する
問題点がある。この問題点を考慮して、その工程過程を
単純化させたのが前述したＳＳＴＩ法である。
【００５２】図５Ａを参照すれば、半導体基板４０上に
直接にエッチングマスクとして用いられるフォトレジス
トパターン４２を形成する。次に、前記フォトレジスト
パターン４２をエッチングマスクとして前記半導体基板
４０を所定深さまでエッチングすることで前記基板４０
内にトレンチ４４を形成する。
【００５３】図５Ｂを参照すれば、前記フォトレジスト
パターン４２を除去した後、前記トレンチ４４の内壁に
欠陥除去及び漏れ電流の防止のための薄い熱酸化膜４６
を形成する。次に、前記トレンチ４４を絶縁層である酸
化膜４８で埋め込む。
【００５４】図５Ｃを参照すれば、前記結果物に対し前
記半導体基板４０の表面が露出するまで化学的及び機械
的ポリシング（ＣＭＰ）工程を行い、素子分離膜４９を
形成する。
【００５５】本発明の第４実施形態は、前記素子分離膜
４９を形成するためのＣＭＰ工程が終わった後、露出さ
れた半導体基板４０の表面に存在する欠陥をキュアリン
グし、かつ表面粗さを改善することにある。第４実施形
態のアニーリング段階の工程条件も、基本的に第１実施
形態と同様である。
【００５６】一方、本発明の第４実施形態と類似に、図
面には示さなかったが、前述した第３実施形態のＳＴＩ
法の場合で、図４Ｂのトレンチ３８を絶縁物質で埋め込
んだ後に半導体基板３０が露出するまで化学的及び機械
的ポリシング段階を行なった後にも、本発明のアニーリ
ング工程を同様に適用できる。
【００５７】また、図５Ｂのように、トレンチ４４内に
絶縁物質を埋め込む前に形成された酸化膜４６に代えて
窒化膜を形成した後に絶縁物質を埋め込み、やはり半導
体基板が露出するまで化学的及び機械的ポリシング段階
を行なう場合にも同様に適用できるのはもちろんのこと
である。
【００５８】図１１は、本発明の効果を確認するため
に、図５Ｃの段階後の本発明のアニーリング工程が終わ
った後、半導体基板４０の全面にゲート酸化膜を形成し
た後、ゲート酸化膜のブレーキダウン電荷の変化過程を
示すグラフである。
【００５９】前述したグラフから明らかなように、ポリ
シング後に本発明のアニーリングを行なわなかった状態
でゲート酸化膜を形成した場合に比べて、高温の犠牲酸
化処理及び本発明によるアニーリングを行なった場合
が、全体としてブレーキダウン電荷が良好にシフトした
ことが分かる。特に、水素ガス雰囲気でシランガスを含
んでアニーリング処理を施した場合には、水素ガス雰囲
気でのみアニーリングを行なった場合よりも、初期不良
が顕著に少ないことが分かる。
【００６０】＜第５実施形態＞図６Ａ及び図６Ｂは、本
発明の第５実施形態を説明するための図面であって、半
導体素子の製造過程中にゲート電極の側壁にスペーサを
形成する過程を示す断面図である。
【００６１】図６Ａを参照すれば、半導体基板５０上に
所定の蒸着及びエッチング工程などを施してゲート絶縁
膜５２及びゲート電極５４からなるゲート構造を形成
し、基板の全面に絶縁物質５２、例えば、酸化膜または
窒化膜を蒸着させる。次に、図６Ｂを参照すれば、前記
絶縁物質５２を半導体基板５０が露出するまでエッチバ
ックすれば、ゲート構造の側壁にスペーサ５８が形成さ
れる。このとき、露出される半導体基板５０の表面はド
ライエッチングによるダミッジを受けるために、各種の
表面欠陥が引き起こされる。
【００６２】したがって、前記表面欠陥をキュアリング
し、このような表面欠陥による表面粗さを改善するため
に、本発明によるアニーリング工程を行なう。第５実施
形態のアニーリング段階の工程条件も、基本的に第１実
施形態と同様である。
【００６３】特に、第５実施形態の場合、半導体基板５
０に既に不純物が注入された状態であるため、低温短時
間にアニーリング工程を行なうことにより目的としてい
ない領域への不純物の拡散を防止できるという側面か
ら、その効果は一層増大する。
【００６４】図９及び図１０は、本発明の第５実施形態
によるアニーリング工程を行なう前後の表面構造を各々
ＡＦＭ（Atomic Force Microscope）分析した結果を示
す写真である。この写真から、スペーサ５８形成のため
のエッチング工程を行なった後の露出された半導体基板
５０の表面は極めて粗く、かつ、マイクロ−ピット、ボ
イドなどの欠陥が多数存在していたが、本発明のアニー
リング処理後にはこれらの欠陥が迅速にキュアリングさ
れて無くなり、かつ、表面粗さも大幅に向上されたこと
が分かる。
【００６５】＜第６実施形態＞図７Ａ及び図７Ｂは、本
発明の第６実施形態を説明するための図面であって、半
導体素子の製造過程中に金属配線を施すために、トラン
ジスタのソース及びドレイン領域（図示せず）にメタル
コンタクト（Metal Contact;MC）ホールを形成する過程
を示す断面図である。
【００６６】図７Ａを参照すれば、半導体基板６０上に
所定の蒸着及びエッチング工程などを施して、ゲート絶
縁膜６２及びゲート電極６４からなるゲート構造を形成
し、基板の全面に絶縁物質を蒸着させた後、前記絶縁物
質を半導体基板６０が露出するまでエッチバックしてゲ
ート構造の側壁にスペーサ６６を形成する。次に、基板
の全面に層間絶縁物６８を形成させる。
【００６７】次に、図７Ｂを参照すれば、トランジスタ
のソース及びドレイン領域に金属配線を施すためのメタ
ルコンタクトホール６９を形成する。前記メタルコンタ
クトホール６９は、通常の写真エッチング工程によりエ
ッチングマスクパターンを形成した後、このエッチング
マスクを使って前記層間絶縁物６８をドライエッチング
することで形成される。このとき、ソース及びドレイン
領域上に露出される半導体基板６０の表面は、ドライエ
ッチングによるダミッジを受けるため、各種の表面欠陥
が引き起こされる。
【００６８】したがって、前記表面欠陥をキュアリング
し、このような表面欠陥による表面粗さを改善するため
に、本発明によるアニーリング工程を行なう。第６実施
形態のアニーリング段階の工程条件も、基本的に第１実
施形態と同様である。
【００６９】また、第６実施形態の場合にも第５実施形
態と同様に、半導体基板６０に既に不純物が注入された
状態であるため、低温短時間にアニーリング工程を行な
うことで、目的としない領域への不純物の拡散を防止で
きるという側面から、その効果は一層増大する。
【００７０】＜第７実施形態＞図８は、本発明の第７実
施形態を説明するための図面であって、半導体素子の製
造過程中に半導体基板がドライエッチング工程によって
露出される場合の他の例を示すものであって、自己整列
コンタクト（ＳＡＣ）構造を形成する過程を示す断面図
である。
【００７１】図８を参照すれば、半導体基板７０上に所
定の蒸着及びエッチング工程などを施してゲート絶縁膜
７２及びゲート電極７４からなるゲート構造を形成し、
基板の全面に絶縁物質を蒸着させた後、前記絶縁物質を
半導体基板７０が露出するまでエッチバックしてゲート
構造の側壁にスペーサ７６を形成する。次に、基板の全
面に層間絶縁物７８を形成させる。次に、前記スペーサ
７６を使って半導体基板７０が露出するまでエッチング
工程を行なうと、前記スペーサ７６により自己整列され
たＳＡＣ ７９が形成される。このとき、半導体基板７
０の表面は、ドライエッチングによるダミッジを受ける
ため、各種の表面欠陥が引き起こされる。
【００７２】したがって、前記表面欠陥をキュアリング
し、このような表面欠陥による表面粗さを改善するため
に、本発明によるアニーリング工程を行なう。第７実施
形態のアニーリング段階の工程条件も、基本的に第１実
施形態と同様である。また、第７実施形態の場合にも第
５実施形態と同様に、半導体基板７０に既に不純物が注
入された状態であるため、低温短時間にアニーリング工
程を行なうことで、目的としない領域への不純物の拡散
を防止できるという側面から、その効果は一層増大す
る。
【００７３】以上の各実施形態は、半導体ウェーハの製
作過程及び後続する半導体素子の製造過程で予想される
表面欠陥の発生段階によって区別したが、各実施形態に
含まれてない各種の場合も存在する。例えば、各実施形
態は主としてポリシング段階により引き起こされる表面
欠陥、ドライエッチング工程段階によって引き起こされ
る表面欠陥について詳述したが、そのほかに、半導体基
板に不純物を注入するためのイオン注入段階によって引
き起こされる表面欠陥などに対しても、やはり同様の原
理が適用できる。
【００７４】
【発明の効果】以上述べたように、本発明によれば、高
真空雰囲気下でアニーリングが行われるので、低温で、
かつ短時間に表面欠陥のキュアリングが可能になる。こ
のことは、半導体素子の製造過程においてサーマルバジ
ットの制限からより自由だということを意味し、ひいて
は、半導体素子の量産性及び素子の信頼性を向上させる
ことでもある。
【００７５】さらに、高真空雰囲気のほかにも、外部か
ら半導体物質ソースガスを共に供給してやるために、よ
り速いキュアリング効果が発揮でき、その効果は一層増
大する。
【００７６】一方、前記各実施形態は本発明の例示的な
ものに過ぎず、本発明の技術的な思想範囲内で当技術分
野における通常の知識を有した者なら、これより各種の
変形実施が可能なのは言うまでもない。
【図面の簡単な説明】
【図１】半導体ウェーハの表面に存在する結晶欠陥を概
略的に示す模式図である。
【図２】本発明の第１実施形態によって半導体ウェーハ
の結晶欠陥がキュアリングされたことを示す概略的な模
式図である。
【図３】本発明の第２実施形態が適用されるＳＯＩウェ
ーハの概略的な断面図である。
【図４】ＡおよびＢは本発明の第３実施形態が適用され
るＳＴＩ構造を形成する工程断面図である。
【図５】ＡないしＣは本発明の第４実施形態が適用され
るＳＴＩ構造を形成する工程断面図である。
【図６】ＡおよびＢは本発明の第５実施形態が適用され
るスペーサ構造を形成する工程断面図である。
【図７】ＡおよびＢは本発明の第６実施形態が適用され
るＭＣ構造を形成する工程断面図である。
【図８】本発明の第７実施形態が適用されるＳＡＣ構造
を示す断面図である。
【図９】ドライエッチング工程を行なった後の基板表面
構造をＡＦＭ分析した結果の写真である。
【図１０】ドライエッチング工程を行った後、本発明の
一実施形態によってアニーリング処理を施した後の基板
表面構造をＡＦＭ分析した結果の写真である。
【図１１】本発明の効果を確認するために測定したブレ
ーキダウン電荷の変化を示すグラフである。
【符号の説明】
１０…シリコンウェーハ ２２…絶縁層 ２４…シリコン層 ３０…基板 ３２…パッド酸化膜 ３４…シリコン窒化膜 ３６、４２…フォトレジストパターン ３８、４４…トレンチ ４０、５０、６０、７０…半導体基板 ４６…熱酸化膜 ４８…酸化膜 ４９…素子分離膜 ５２、６２、７２ゲート…絶縁膜 ５４、６４、７４ゲート…電極 ５８、６６、７６…スペーサ ６８、７８…層間絶縁膜 ６９…メタルコンタクトホール ７９…ＳＡＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 泰 ▲しょ▼ 大韓民国京畿道水原市八達区靈通洞989− ２番地 現代アパート730棟1303号 (72)発明者 李 韓 信 大韓民国京畿道儀旺市五全洞849番地 冬 柏アパート105棟901号 (72)発明者 朴 ▲けい▼ 媛 大韓民国京畿道水原市八達区梅灘１洞153 −65番地204号

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 半導体インゴットから半導体ウェーハを
    形状化する段階と、前記半導体ウェーハの表面をポリシ
    ングする段階と、 前記ポリシングされた半導体ウェーハを１０-2Ｔｏｒｒ
    以下の高真空、９５０℃以下の低温及び半導体物質ソー
    スガスを含むガス雰囲気下でアニーリングさせる段階と
    を具備することを特徴とするアニーリングを伴った半導
    体ウェーハの製造方法。
  2. 【請求項２】 前記半導体ウェーハは、ベアウェーハで
    あることを特徴とする請求項１に記載のアニーリングを
    伴った半導体ウェーハの製造方法。
  3. 【請求項３】 前記半導体ウェーハは、ＳＯＩウェーハ
    またはＳＯＳウェーハであることを特徴とする請求項１
    に記載のアニーリングを伴った半導体ウェーハの製造方
    法。
  4. 【請求項４】 前記ポリシング段階は、ミラーポリシン
    グ段階であることを特徴とする請求項１に記載のアニー
    リングを伴った半導体ウェーハの製造方法。
  5. 【請求項５】 前記ポリシング段階は、化学的及び機械
    的ポリシング段階であることを特徴とする請求項１に記
    載のアニーリングを伴った半導体ウェーハの製造方法。
  6. 【請求項６】 前記アニーリング段階は、１０-11ない
    し１０-2Ｔｏｒｒの真空範囲内で行われることを特徴と
    する請求項１に記載のアニーリングを伴った半導体ウェ
    ーハの製造方法。
  7. 【請求項７】 前記アニーリング段階は、４００℃ない
    し９５０℃の温度範囲内で行われることを特徴とする請
    求項１に記載のアニーリングを伴った半導体ウェーハの
    製造方法。
  8. 【請求項８】 前記アニーリング段階は、３０分間以下
    の時間範囲で行われることを特徴とする請求項１に記載
    のアニーリングを伴った半導体ウェーハの製造方法。
  9. 【請求項９】 前記アニーリング段階に含まれる半導体
    ソースガスは、シラン（ＳｉＨ4）ガス、ジシラン（Ｓ
    ｉ2Ｈ6）ガス、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）ガス
    およびゲルマン（ＧｅＨ4）ガスよりなる群から選ばれ
    たいずれか一つであることを特徴とする請求項１に記載
    のアニーリングを伴った半導体ウェーハの製造方法。
  10. 【請求項１０】 前記アニーリング段階は、一定時間水
    素ガス雰囲気下で行なった後に、続いて前記半導体物質
    ソースガスを添加して行なうことを特徴とする請求項１
    に記載のアニーリングを伴った半導体ウェーハの製造方
    法。
  11. 【請求項１１】 前記アニーリング段階でのガスフロー
    は、水素ガス１ないし５００ｓｃｃｍに対して前記半導
    体物質ソースガスが０．１ないし１ｓｃｃｍであること
    を特徴とする請求項１０に記載のアニーリングを伴った
    半導体ウェーハの製造方法。
  12. 【請求項１２】 前記アニーリング段階は、一定時間水
    素ガス雰囲気下で行なった後に、続いて前記半導体物質
    ソースガスのみの雰囲気下で行なうことを特徴とする請
    求項１に記載のアニーリングを伴った半導体ウェーハの
    製造方法。
  13. 【請求項１３】 その表面に結晶欠陥を有する半導体基
    板の少なくとも一部が露出される半導体素子を製造する
    ための特定工程を行なう段階と、 前記半導体基板を１０-2Ｔｏｒｒ以下の高真空、９５０
    ℃以下の低温及び半導体物質ソースガスを含むガス雰囲
    気下でアニーリングさせる段階とを具備することを特徴
    とするアニーリングを伴った半導体素子の製造方法。
  14. 【請求項１４】 前記特定工程を行なう段階は、半導体
    基板の少なくとも一部が露出されるように行われる化学
    的及び機械的ポリシング段階であることを特徴とする請
    求項１３に記載のアニーリングを伴った半導体素子の製
    造方法。
  15. 【請求項１５】 前記化学的及び機械的ポリシング段階
    は、半導体基板内にトレンチを形成した後、前記トレン
    チ内に充填物質を充填した後に行われることを特徴とす
    る請求項１４に記載のアニーリングを伴った半導体素子
    の製造方法。
  16. 【請求項１６】 前記トレンチは、半導体記憶素子また
    は半導体論理回路素子のＳＴＩ用トレンチであることを
    特徴とする請求項１５に記載のアニーリングを伴った半
    導体素子の製造方法。
  17. 【請求項１７】 前記特定工程を行なう段階は、半導体
    基板の少なくとも一部が露出されるように行われるドラ
    イエッチング段階であることを特徴とする請求項１３に
    記載のアニーリングを伴った半導体素子の製造方法。
  18. 【請求項１８】 前記特定工程を行なう段階は、前記半
    導体基板の表面上に形成されたエッチングマスクパター
    ンを用いるドライエッチング工程を行なってトレンチを
    形成する段階を具備することを特徴とする請求項１７に
    記載のアニーリングを伴った半導体素子の製造方法。
  19. 【請求項１９】 前記エッチングマスクパターンは、酸
    化膜及び窒化膜の積層パターンまたはフォトレジストパ
    ターンであることを特徴とする請求項１８に記載のアニ
    ーリングを伴った半導体素子の製造方法。
  20. 【請求項２０】 前記特定工程を行なう段階は、半導体
    基板の少なくとも一部に対して行われるイオン注入段階
    であることを特徴とする請求項１３に記載のアニーリン
    グを伴った半導体素子の製造方法。
  21. 【請求項２１】 前記アニーリング段階は、１０-11な
    いし１０-2Ｔｏｒｒの真空範囲内で行われることを特徴
    とする請求項１３に記載のアニーリングを伴った半導体
    素子の製造方法。
  22. 【請求項２２】 前記アニーリング段階は、４００℃な
    いし９５０℃の温度範囲内で行われることを特徴とする
    請求項１３に記載のアニーリングを伴った半導体素子の
    製造方法。
  23. 【請求項２３】 前記アニーリング段階は、３０分間以
    下の時間範囲内で行われることを特徴とする請求項１３
    に記載のアニーリングを伴った半導体素子の製造方法。
  24. 【請求項２４】 前記アニーリング段階に含まれる半導
    体ソースガスは、シラン（ＳｉＨ4）ガス、ジシラン
    （Ｓｉ2Ｈ6）ガス、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）
    ガスおよびゲルマン（ＧｅＨ4）ガスよりなる群から選
    ばれたいずれか一つであることを特徴とする請求項１３
    に記載のアニーリングを伴った半導体素子の製造方法。
  25. 【請求項２５】 前記アニーリング段階は、一定時間水
    素ガス雰囲気下で行なった後に、続いて前記半導体物質
    ソースガスを添加して行なうことを特徴とする請求項１
    ３に記載のアニーリングを伴った半導体素子の製造方
    法。
  26. 【請求項２６】 前記アニーリング段階でのガスフロー
    は、水素ガス５０ないし５００ｓｃｃｍに対して前記半
    導体物質ソースガスが０．１ないし１ｓｃｃｍであるこ
    とを特徴とする請求項２５に記載のアニーリングを伴っ
    た半導体素子の製造方法。
  27. 【請求項２７】 前記アニーリング段階は、一定時間水
    素ガス雰囲気下で行なった後に、続いて前記半導体物質
    ソースガスのみの雰囲気下で行なうことを特徴とする請
    求項１３に記載のアニーリングを伴った半導体素子の製
    造方法。
  28. 【請求項２８】 半導体インゴットから半導体ウェーハ
    を形状化する段階と、 前記半導体ウェーハの表面をポリシングする段階と、 前記ポリシングされた半導体ウェーハを１０-2Ｔｏｒｒ
    以下の高真空、９５０℃以下の低温及び水素ガス雰囲気
    下でアニーリングさせる段階とを具備することを特徴と
    するアニーリングを伴った半導体ウェーハの製造方法。
  29. 【請求項２９】 前記アニーリング段階は、１０-11な
    いし１０-2Ｔｏｒｒの真空範囲内で行われることを特徴
    とする請求項２８に記載のアニーリングを伴った半導体
    ウェーハの製造方法。
  30. 【請求項３０】 前記アニーリング段階は、４００℃な
    いし９５０℃の温度範囲内で行われることを特徴とする
    請求項２８に記載のアニーリングを伴った半導体ウェー
    ハの製造方法。
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