CN110504156A - 用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法 - Google Patents

用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法 Download PDF

Info

Publication number
CN110504156A
CN110504156A CN201910401461.2A CN201910401461A CN110504156A CN 110504156 A CN110504156 A CN 110504156A CN 201910401461 A CN201910401461 A CN 201910401461A CN 110504156 A CN110504156 A CN 110504156A
Authority
CN
China
Prior art keywords
silicon
silicon materials
materials
vacuum annealing
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910401461.2A
Other languages
English (en)
Inventor
古尔特杰·S·桑胡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110504156A publication Critical patent/CN110504156A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02301—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment in-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法。减少硅材料的硅消耗的方法包括清洁硅材料及在低于硅的熔点的温度下且在真空条件下使所述经清洁硅材料经受真空退火。所述硅材料经受额外处理动作而基本上不会移除所述硅材料的硅。还揭示形成半导体结构及形成隔离结构的额外方法。

Description

用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔 离结构的方法
优先权主张
本申请案主张针对“用于减少硅消耗的方法，形成半导体结构的方法，及形成隔离结构的方法(Methods for Reducing Silicon Consumption,Methods of Forming aSemiconductor Structure,and Methods of Forming Isolation Structures)”的2018年5月17日提出申请的美国专利申请案第15/982,872号的申请日期的权益。
技术领域
本文中所揭示的实施例涉及半导体制造，含半导体装置的制造，例如动态随机存取存储器(DRAM)装置制造。更特定来说，本发明的实施例涉及在半导体装置制造期间使硅损失最小化的方法，形成半导体结构的方法，以及形成隔离结构的方法。
背景技术
集成电路包含在衬底的有源区域中的许多电子装置，例如晶体管或电容器。在大多数状况下，有源区域包括硅，且各种集成电路组件通过例如氧化硅的绝缘材料彼此隔离。具有小于约0.25m(250nm)的特征尺寸的集成电路使用浅沟槽隔离(STI)以隔离有源区域。各种绝缘材料，例如二氧化硅或氮化硅，已被用于STI。
为了在有源区域中形成电子装置，在硅上进行光刻动作，后续接着进行干蚀刻动作以移除硅的部分并形成STI沟槽的，条带动作以移除例如光致抗蚀剂的，湿蚀刻动作以移除污染物(例如金属污染物)，STI氧化以在STI沟槽中形成衬里，以及STI氧化物填充物以填充STI沟槽。STI形成过程中的各种作用引起硅的氧化并损坏硅的表面。在STI沟槽中形成衬里也消耗硅，因为衬里是使用热生长工艺形成的。因此，所述过程的主要作用是消耗硅，降低有源面积效率。在所述过程中也形成金属污染物及聚合物，将其移除也可能消耗硅。随着集成电路的密度持续增加并且集成电路中的电子设备的尺寸减小，在高密度配置中形成电路部件的任何硅的损失都成为问题。
发明内容
本发明揭示减少硅材料的硅消耗的方法。所述方法包括清洁硅材料并在低于硅的熔点的温度下且在真空条件下使所述经清洁硅材料经受真空退火。所述硅材料经受额外处理动作而基本上不会移除所述硅材料的硅。
本发明揭示一种形成半导体结构的方法。所述方法包括清洁硅材料，对硅材料进行真空退火，及在硅材料上形成绝缘材料，其中清洁、真空退火及形成是在单个处理设备中进行。
本发明揭示另一种形成半导体结构的方法。所述方法包括清洁硅材料，对硅材料进行真空退火，及在硅材料上形成二氧化硅而基本上不会移除硅材料的硅。
本发明揭示一种形成隔离结构的方法。所述方法包括对硅材料进行真空退火，其中硅材料在其中包括沟槽且硅材料基本上无污染物。在沟槽中形成绝缘材料。真空退火及形成是在单个处理设备中进行。
附图说明
图1A及1B为展示个根据本发明的实施例进行的处理动作的示意图；
图2为半导体结构的俯视图，所述半导体结构包含由绝缘材料包围的硅材料的有源区域；
图3及4为根据本发明的实施例的在各种制造阶段期间的半导体结构的横截面视图；
图5为根据本发明的实施例的在制造期间图2的半导体结构的横截面图；
图6为根据本发明的实施例的在制造期间包含衬里材料及填充材料的半导体结构的横截面图；及
图7为根据本发明的实施例说明包含半导体结构的电子系统的示意性框图。
具体实施方式
本发明揭示形成含有硅材料及例如浅沟槽隔离(STI)结构的隔离结构的半导体结构的方法，其中半导体结构以最小的硅材料消耗(例如，最小损耗)形成。硅材料用作其中将形成电子装置的有源区域，且与常规的制造技术相比，在用于形成半导体结构的工艺动作之后，保持显着增加量的硅材料。在制造半导体结构期间使用的动作以最小化硅材料的氧化及修复对硅材料的损坏的方式进行。除其它外，动作还包含清洁硅材料，对硅材料进行真空退火，以及在硅材料上形成高质量的绝缘材料。高质量的绝缘材料具有高密度、高质量界面及高纯度，且组成基本上均质。高质量绝缘材料具有与通过高密度等离子体(HDP))化学气相沉积(CVD)或热加工制备的二氧化硅的密度及纯度相当的强度及纯度。硅材料的表面清洁、真空退火及绝缘材料的形成是在单个处理设备中进行(例如，原位)而不会将硅材料暴露在氧化环境中，所述氧化环境会氧化或消耗硅材料。在半导体结构的制造期间，所述硅材料在处理设备的一或多个腔室之间在真空条件下传送。因此，可在不消耗硅的情况下进行表面清洁、真空退火及绝缘材料形成动作。
表面的清洁动作、真空退火动作及绝缘材料形成动作可在处理设备中的一或多个腔室中进行。如下面更详细描述，绝缘材料形成动作可为绝缘材料原子层沉积(ALD)动作。图1A及1B为展示在处理设备10中进行的动作的示意图。处理设备可包含例如单个腔室(未展示)或多个腔室(未展示)，例如清洁腔室、退火腔室、绝缘材料形成室等。真空退火动作及绝缘材料形成动作可在处理设备的同一腔室中进行，而表面清洁动作为在处理设备的相同腔室或不同腔室中进行。如果表面清洁动作、真空退火动作及绝缘材料形成动作在不同的腔室中进行，那么硅材料在不同腔室之间转移而不破坏真空条件。处理设备经配置以在第一温度下进行表面清洁动作，在第二温度下进行真空退火动作，及在在第三温度下进行绝缘材料形成动作，其中第一温度、第二温度及第三温度中的至少两者彼此不同。
通过最小化硅消耗(例如，硅损耗)，包含所得半导体结构的半导体装置(例如存储器装置)在有源区域与低泄漏电流之间展现高质量隔离。因此，根据本发明的实施例形成半导体结构的方法减少硅消耗，同时提供有源区域的有源隔离并提供大的硅区域以形成有源装置。使用根据本发明的实施例的形成半导体结构的方法基本上不从硅材料消耗(例如，零)硅。使用根据本发明的实施例形成半导体结构的方法消耗比常规STI技术消耗的硅少约5nm到约7nm的硅，这改进包含半导体结构的半导体装置的扫描。
以下描述提供了具体细节，例如材料类型，材料厚度及处理条件，以便提供对本文中描述的实施例的全面描述。然而，所属领域的技术人员将理解，可在不使用这些特定细节的情况下实践本文中所揭示的实施例。实际上，可结合半导体工业中采用的常规制造技术来实践实施例。另外，本文中所提供的描述不形成半导体装置的完整描述或用于制造半导体装置的完整工艺流程，且下面所描述的结构不形成完整的半导体装置。以下仅详细描述理解本文中所描述的实施例所需要的那些处理动作及结构。可通过常规技术执行形成完整半导体装置的额外动作。
本文中呈现的附图仅用于说明目的，并不意味着为任何特定材料、组件、结构、装置或系统的实际视图。由此可预期由于例如制造技术及/或公差而在附图中描绘的形状的变化。因此，本文中所描述的实施例不应被解释为限于所说明的特定形状或区域，而是包含例如由制造导致的形状偏差。例如，说明或描述为盒形状的区域可具有粗糙及/或非线性特征，且说明或描述为圆形的区域可包含一些粗糙及/或线性特征。此外，所说明锐角可为圆形的，且反之亦然。因此，图中所说明的区域本质上为示意性的，且其形状不意欲说明区域的精确形状，且不限制本权利要求的范围。图式不一定按比例绘制。另外，图之间共同的元件可保持相同的数字标记。
如本文中所使用，除非上下文另有明确指示，否则单数形式“一”及“所述”意欲包含复数形式。
如本文中所用，对于特定参数的数值，“约”或“近似”包含数值且来自所属领域的技术人员将理解的数值的变化程度在特定参数的可接受公差范围内。例如，对于数值的“约”或“近似”可包括在数值的90.0％到110.0％范围内的额外数值，例如在数值的95.0％到105.0％的范围内，在数值的97.5％到102.5％的范围内，在数值的99.0％到101.0％的范围内，在数值的99.5％到100.5％的范围内，或在数值的99.9％到100.1％的范围内。
如本文中所用，空间相对术语，例如“下方”、“下面”、“下部”、“底部”、“上面”、“上部”、“顶部”、“前方”、“后方”、“左侧”、“右侧”等为了便于描述可用于来描述一个元件或特征与另一元件或特征的关系，如图中所说明。除非另有规定，否则空间相对术语旨在囊括除了图中所规定的定向之外的材料的不同定向。例如，如果图中的材料被反转，那么描述为在其它元件或特征的“下面”或”“下方”或“之下”或“底部”的元件将被定向在其它元件或特征的“上面”或“顶部上”。因此，术语“下面”可囊括上面及下面的定向，这取决于使用所述术语的上下文，这对于所属领域的技术人员来说是显而易见的。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且因此解释本文中所使用的空间相对描述符。
如本文中所用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成及布置，其有助于以预先确定的方式操作结构及设备中的一或多者。
如本文中所用的，术语“硅”是指并包含无定形硅、单晶硅、多晶硅、外延硅、或其组合。硅可为经掺杂或未经掺杂的。在一些实施例中，硅为单晶硅。
如本文中所使用，术语“氧化硅”意指且包含具有硅原子及氧原子的化合物，例如氧化硅(SiO)、二氧化硅(SiO2)，正硅酸乙酯(TEOS)，或其组合。
如本文中所使用，关于给定参数、性质或条件的术语“基本意指且包含所属领域的就似乎人员将理解给定参数、性质或条件满足方差程度，例如在可接受的制造公差范围内。举例来说，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足，或甚至至少99.9％满足。
如本文中所使用，术语“衬底”意指且包含在其上形成额外材料的基底材料或构造。衬底可为半导体衬底、在支撑结构上的基础半导体层、金属电极或其上形成有一或多个材料、层、结构或区域的半导体衬底。半导体衬底上中的材料可包含，但不限于，半导电材料、绝缘材料、导电材料等。基底可为包括半导体材料的层的常规硅衬底或其它块状衬底。如本文中所使用，术语“块体衬底”不仅意指且包括硅晶片，还意指且包括绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”)衬底及玻璃上硅衬底(“SOG”)衬底，基础半导体基础上的硅外延层，以及其它半导体或光电材料，例如硅-锗、锗、砷化镓、氮化镓及磷化铟。衬底可为经掺杂或未经掺杂。
如本文中所使用，术语“垂直”、“纵向”、“水平”及“横向”是指结构的主平面，且不一定由地球的重力场限定。“水平”或“横向”方向为基本上平行于结构主平面的方向，而“垂直”或“纵向”方向为基本垂直于结构主平面的方向。导电结构的主平面由结构的表面限定，所述结构的表面与所述结构的其它表面相比具有相对大的面积。
如本文中所使用，术语“半导体装置”包含但不限于存储器装置，以及可并入或不并入存储器的其它半导体装置，例如逻辑装置、处理器装置、射频(RF)装置。此外，除了其它功能之外，半导体装置还可并入存储器，例如包含处理器及存储器的所谓的“单片系统(SoC)”，或包含逻辑及存储器的半导体装置。
如图2中所展示，半导体结构100包含由绝缘材料115彼此分开的硅材料110的有源区域105。图2为在制造包含半导体结构100的半导体装置中的半导体结构100的俯视图。硅材料110中的STI沟槽限定有源区域105，将在其中形成或在其上形成电子装置。STI沟槽由硅材料110的侧壁及底表面界定。硅材料110的有源区域彼此通过STI结构隔离的105，所述STI结构包含定位在硅材料110中的有源区105之间的绝缘材料115。STI结构将电子装置(例如晶体管或电容器)在有源区域105上或其中彼此隔离。
硅材料110为硅衬底或衬底上的含硅材料，其由除硅之外的材料形成。衬底可为基底材料，在其上形成其它材料。基底材料可包含除硅材料110外的一或多种材料。硅材料110可包含呈其元素形式的硅，其中硅材料110的外表面可任选地包含括羟基封端的官能团(例如-OH)。硅材料110可由硅组成或基本上由硅组成。硅材料110的有源区域105可形成所谓的“台面”，具有基本上椭圆的形状，虽然其它形状的有源区域105为可能的，例如所谓“岛屿”、所谓“鳍”、或矩形、正方形、六边形、圆形、多边形或其它弯曲形状。邻近台面彼此通过绝缘材料115隔离。
绝缘材料115可为氧化硅，例如SiO2、氧氮化硅、氮化硅，或其组合。绝缘材料115的至少一部分可为所谓的“高质量”，因为绝缘材料展现出高密度及高纯度且组成基本上均质。
为了形成半导体结构100，在硅材料110上方形成光致抗蚀剂(未展示)，并使用常规光刻技术将其图案化。经图案化光致抗蚀剂205在图3中展示，图3为在初始处理阶段的半导体结构100的横截面图。经图案化光致抗蚀剂205被用作掩模以在硅材料110中界定STI沟槽的对应图案，如在下文更详细描述。任选地，在光致抗蚀剂与硅材料110之间形成硬掩模(未展示)，且在将图案转移到硅材料110之前，使用经图案化光致抗蚀剂205作为掩模来图案化。硬掩模可由单一材料或多种堆叠材料形成，例如氮化硅、氮氧化硅、氧化硅或其组合。
如图4中所展示，通过掩模移除(例如，蚀刻)硅材料110的部分以形成STI沟槽307。在硅材料110上进行干蚀刻动作以移除(例如，蚀刻)硅材料110的部分，形成台面320及STI沟槽307。使用常规蚀刻化学物质通过常规技术蚀刻硅材料110，本文中未详细描述。
使用湿蚀刻动作来移除经图案化光致抗蚀剂205。可使用常规蚀刻化学物质通过常规技术移除(例如，蚀刻)经图案化光致抗蚀剂205，所述常规蚀刻化学物质本文中未详细描述。在形成STI沟槽307之后，可立即移除经图案化光致抗蚀剂205。替代地，可在用绝缘材料115填充STI沟槽307之后移除经图案化光致抗蚀剂205，如下面更详细所描述。也可在形成STI沟槽307之后或在用绝缘材料115填充STI沟槽307之后移除硬掩模(如果存在)。
硅材料110的图案化及经图案化光致抗蚀剂205的移除可能由于来自干蚀刻动作及/或湿蚀刻动作的反应性物质而导致对硅材料110的顶表面325、侧壁310及底表面315的损坏。另外，在硅材料110上可能形成金属污染物、聚合物、其它残余物或其组合，其在本文中统称为所谓的“污染物”。表面损坏及污染物的存在可能影响硅材料110与绝缘材料115之间的界面，这最终影响包含半导体结构100的半导体装置的性能。为修复硅材料110的顶表面325、侧壁310及底部表面315并移除(例如，清洁)污染物，其中包含STI沟槽307的硅材料110被引入到(例如，定位在)处理设备(未展示)，所述处理设备经配置以接收并处理硅材料110且形成绝缘材料115。硅材料110经受至少一个表面清洁动作并形成绝缘材料115之前在处理装置内经受至少一个真空退火行为。
处理设备可包含但不限于包含至少一个腔室的ALD设备，其中ALD设备经配置以在进行额外处理动作之前在不同条件(例如，温度条件、压力条件下，及/或气体或反应物条件)下进行表面清洁动作、真空退火动作，及绝缘材料形成动以形成包含半导体结构100的半导体装置。然而，还可使用经配置以进行传导表面清洁动作、真空退火动作及绝缘材料形成动作的其它处理设备。处理设备可包含多个腔室，例如至少一个清洁腔室、至少一个真空退火腔室及至少一个材料形成腔室，例如ALD腔室。表面清洁动作及真空退火动作可在处理设备的单个(例如，相同的)腔室中进行。替代地，表面清洁动作及真空退火动作可在处理设备的不同腔室中进行，例如在处理设备的第一腔室中进行的表面清洁动作及在处理设备的第二腔室中进行真空退火动作。如果表面清洁动作及真空退火动作在处理设备的不同腔室中进行，那么硅材料110在真空下在不同腔室之间转移(例如，不会破坏真空条件)。
通过对图4中所展示的半导体结构100上进行一或多种表面清洁动作，从硅材料110的暴露部分，例如从硅材料110的顶部表面325、侧壁310及底表面315移除(例如，清洁)污染物，除了在进行表面清洁动作之前可任选地移除经图案化光致抗蚀剂205及硬掩模之外。可通过常规技术清洁硅材料110，包括但不限于将硅材料110暴露于氧化化学物质，还原化学物质或其组合。表面清洁动作可从侧壁310及底表面315移除原生氧化物(例如，氧化硅)、金属污染物、聚合物、其它污染物(例如，残留物)，或其组合。取决于待移除的污染物，可进行单一清洁动作或多次清洁动作。表面清洁动作可利用单一化学物质或多种不同的化学物质来移除污染物。可通过将适当的蚀刻化学物质引入到处理设备并将硅材料110暴露于所选择的蚀刻化学物质来进行表面清洁动作，例如通过将硅材料110暴露于基于氟化氢(HF)的化学物质，基于硫酸(H2SO4)的化学物质，基于氯的化学物质，或其组合。仅举例来说，可使用包含在水中的稀释HF或基于盐酸的化学物质的缓冲氧化物蚀刻来清洁硅材料110。硅材料110可任选地暴露于清洁气体，例如氢气(H2)气体，基于盐酸(HCl)的化学物质，其它卤素或其组合，以进一步改进硅材料110的清洁。硅材料110可任选地暴露于远程等离子体，产生亚稳态物质，以改进硅材料110的清洁。如果存在，通过使清洁气体从源流入到处理设备中，将清洁气体引入到处理设备。
表面清洁动作可在从约700℃到约2000℃的温度下进行，例如从约700℃到约900℃，从约700℃到约800℃，从约700℃到约750℃，从约750℃到约800℃，从约700℃到约1000℃，从约800℃到约900℃，从约900℃到约1000℃，从约800℃到约850℃，从约850℃到约900℃，从约900℃到约950℃，或约950℃到约1000℃。此温度在本文中称为所谓的“清洁温度”，且指处理设备内的卡盘的温度。在表面清洁动作、真空退火动作及绝缘材料形成动作期间，半导体结构100可定位在卡盘上。表面清洁动作可进行足够时间量以从硅材料110的顶表面325及侧壁310基本上移除所有污染物。因此，硅材料110基本上无污染物。表面清洁动作可例如移除大于约90％的污染物，例如大于约95％的污染物，大于约96％的污染物，大于约97％的污染物，大于约98％的污染物，或大于约99％的污染物，如通过常规技术所测量。
表面清洁动作可进行的时间量的范围为从约5秒到约5分钟，例如从约10秒到约3分钟，从约10秒到约2分钟，从约10秒到约1分钟，从约10秒到约50秒，从约10秒到约40秒，从约10秒到约30秒，从约10秒到约20秒，从约20秒到约40秒，或来自大约30秒到大约40秒。可调整表面清洁动作的清洁温度及持续时间以从硅材料110的顶部表面325及侧壁310基本上移除所有污染物。在完成表面清洁动作之后，硅材料110基本上无污染物且在顶表面325上展现悬空键，而不是羟基的氧原子。
在清洁之后，硅材料110可在处理设备中进行真空退火以修复对硅材料110的顶面325及侧壁310的损坏。真空退火可从在约600℃到约1000℃的温度下进行，例如从约800℃到约1000℃，从约800℃到约850℃，从约850℃到约900℃，从约900℃到约950℃，或从约950℃到约1000℃下，在真空条件下或在存在还原性气体(H2)的情况下。此温度在本文中被称作为所谓的“修复温度”，且为处理设备的腔室内的卡盘的温度。在真空退火期间，硅材料110可被加热到修复温度。修复温度可为与清洁温度不同的温度。进行真空退火的修复温度可使得硅原子从硅材料110的其它位置移动到顶部表面325及侧壁310，修理对顶表面325及侧壁310的损坏。修复温度比硅材料110的熔点(约1414℃)低。在真空退火动作期间，处理设备的腔室内的压力可维持在从约6.7×10-2Pa到约4.0Pa(从约0.5毫托到约30毫托)。
真空退火动作可进行足够时间量以使硅原子移动到硅材料110的顶表面325及侧壁310。硅原子可移动足够距离以填充因硅晶格中空位在硅材料110的表面附近所产生的损伤。真空退火动作可进行的时间量的范围为从约5秒到约5分钟，例如从约10秒到约3分钟，从约10秒到约2分钟，从约10秒到约1分钟，从约10秒到约50秒，从约10秒到约40秒，从约10秒到约30秒，从约10秒到约20秒，从约20秒到约40秒，或从大约30秒到大约40秒。
可调整真空退火动作的修复温度及持续时间以使得硅原子能够充分移动到硅材料110的顶表面325及侧壁310。然而，修复温度及持续时间并非足以引起硅材料110流动的程度或长度，这会对由硅材料110形成的台面320的形状及轮廓产生负面影响。真空退火在低于硅的熔点的温度下修复硅材料110使得硅材料110的顶表面325、底表面315及侧壁310基本上无损坏，如通过常规技术所测量。在真空退火动作之后，硅材料110的基本上所有顶表面325及侧壁310都无损坏。仅作为实例，硅材料110的顶表面325及侧壁310可展现出小于约10％的损害，例如小于约5％的损害，小于约4％的损害，小于约3％的损害，损伤小于约2％的损害，或小于约1％的损害，如通过常规技术所测量。
在进行真空退火动作之后，硅材料110可经受额外处理动作，例如形成绝缘材料115，以形成包含硅材料110的半导体结构100。在随后的处理动作期间，硅材料110的最小硅被消耗或损失。
因此，揭示减少硅材料的硅损耗的方法。所述方法包括清洁硅材料并在低于硅的熔点的温度下且在真空条件下使所述经清洁硅材料经受真空退火。所述硅材料经受额外处理动作而基本上不会移除所述硅材料的硅。
为了进一步改进硅材料110的修复，可使硅源气体(例如硅烷(SiH4)、乙硅烷、丙硅烷、戊硅烷等等或其组合)在真空退火动作期间在硅材料110的顶表面325及侧壁310上方任选地流过。硅源气体用作硅原子的额外源以修复硅材料110中的损坏。如果存在，硅源气体可以足够的速率及时间量引入到处理设备的腔室中以将额外硅原子并入到硅材料110中。可在真空退火动作期间将硅源气体一次或多次引入到处理设备中。
不受任何理论束缚，据信真空退火动作期间的修复温度及真空条件为硅原子提供足够移动性以在硅材料110内移动。另外，由于在进行真空退火动作之前清洁硅材料110，硅原子不再结合，例如氧原子，并且具有比结合的硅原子更大的迁移率。硅原子的迁移率是在远低于硅的熔点的修复温度下实现，所述温度约为1414℃。硅原子的迁移率在比硅的熔点低得多的温度下实现，使得硅原子能够移动而不会将硅材料110或半导体结构100的其它材料暴露于温度，从而将氧化或以其它方式消耗硅材料110。通过利用小于硅的熔点的修复温度，实现硅材料110的最小消耗。
通过调整清洁温度、表面清洁动作的持续时间、修复温度、表面退火动作的持续时间、清洁气体的存在或不存在以及硅源气体的存在或不存在，硅原子可移动到硅材料110的顶表面325及侧壁310，修复对硅材料110的损坏。
在清洁及修复硅材料110之后，用绝缘材料115填充STI沟槽307以形成STI结构405，如图5中所展示。绝缘材料115可为氧化物材料、氮化物材料，或其组合，例如一氧化硅、氧氮化硅、氮化硅，或其组合。绝缘材料115的至少一部分可为所谓的“高质量”，因为绝缘材料展现出高密度及高纯度且组成基本上均质。绝缘材料115可形成在用于进行表面清洁动作及真空退火动作的处理设备的同一腔室中。替代地，绝缘材料115可形成在用于进行真空退火动作的处理设备的同一腔室中，其中表面清洁动作在处理设备的不同腔室中进行。在一些实施例中，表面清洁动作、真空退火动作及绝缘材料形成动作在处理设备的单个(例如，相同的)腔室中进行。在其它实施例中，表面清洁动作在处理设备的一个腔室中进行，且真空退火动作及绝缘材料形成动作在处理设备的另一腔室中进行。
虽然图5将绝缘材料115说明为单一材料，但绝缘材料115可包含多种绝缘材料或单一绝缘材料的多个部分。仅作为实例，STI结构405可包含衬里材料505及填充材料510，如图6中所展示。在图6中，仅展示图5的半导体结构100的部分，为了清楚起见，STI结构405中的衬里材料505及填充材料510的相对尺寸经放大。在用填充材料510填充STI沟槽307的剩余部分之前，可在STI沟槽307中形成衬里材料505。衬里材料505可为高质量氧化物，例如高质量的氧化硅或高质量的硅氧氮化物，或高质量的氮化物，例如高质量氮化硅。衬里材料505可通过任何沉积技术形成，其在STI沟槽307中共形地形成衬里材料505且产生高质量的绝缘材料。衬里材料505在硅材料110的侧壁310上且在没有氧气的气氛中原位形成。由于衬垫材料505形成在处理设备的腔室中的一者中，所以半导体结构100不会在多个处理设备之间转移，从而减少了半导体结构100暴露于氧化环境或含氧气氛。衬里材料505可展现出与硅材料110的良好界面，这是在硅材料110的顶表面325的表面清洁动作及真空退火动作之后实现的。
衬里材料505例如可是由ALD动作形成的氧化物，例如氧化硅。衬垫材料505可形成在STI沟槽307的侧壁310及底表面315上方。ALD动作可在ALD设备中进行，其经配置以在不同温度下进行表面的清洁动作中、真空退火动作，以及绝缘材料形成动作，例如通过在不同的处理动作之间调节ALD设备内的温度。ALD设备经配置以在ALD设备的一或多个腔室内进行温度斜坡(例如，温度升高，温度降低)。由于衬里材料505通过ALD动作形成，因此相对于形成常规衬里材料的生长技术，在衬里材料505的形成期间发生硅材料110的最小消耗。ALD动作包含在单层形成动作中的每一者之间进行的单层形成动作及热退火动作，其中单层形成动作在不同温度下发生，且热退火动作在不同温度下进行。
由ALD动作形成的衬里材料505可为通过沉积过程而不是生长过程形成的高质量氧化硅，因为常规生长过程消耗硅。如果衬里材料505由例如氧化硅形成，那么ALD动作可一次形成一个单层(例如，硅单层或氧单层)，其中在形成每一硅单层或氧单层之后且在形成硅单层或氧单层中的另一层之前进行热退火动作。可通过将硅材料110暴露于含硅前驱物以在硅材料110上方形成连续的硅单层或不连续的硅单层来形成硅单层。含硅前驱物在本领域中为已知的且未在本文中详细描述。硅单层可在小于或等于约650℃的温度T1下暴露于含硅前驱物且达足够时间量以形成硅单分子层。然后将硅单层暴露于升高的温度T2，其中T2大于约650℃且比温度T1大至少约100℃。在温度T2下的暴露期间，将硅单层暴露于含氧前驱物以在硅单层上形成氧单层。含氧前驱物在所属领域中为已知的，且本文中不再详细描述。将硅单层维持在温度T2下足够时间量以在硅单层上形成氧单层。氧单层可为连续材料或不连续材料。氧单层与硅单层反应以在硅材料110上形成氧化硅反应产物。在形成氧单层之后，氧化硅反应产物可暴露于降低的温度TL，其中TL小于或等于约650℃且比温度T2低至少约50℃。重复硅单层形成动作、升高的温度(T2)动作、氧化单层形成动作及降低的温度(TL)动作以形成所需厚度的衬里材料505。所使用的ALD动作可如2018年1月1日提交申请且标题为“包括原子层沉积序列的方法”的美国申请案第15/860,388号中所描述，其公开内容通过全文引用的方式并入本文中且经转让给本发明的受让人。然而，也可使用其它的ALD工艺，其中衬垫材料505共形地形成为高质量绝缘材料。虽然衬垫材料505在上面描述为由氧化硅形成，但衬垫材料505可由另一绝缘材料形成，例如硅氮化物或氮氧化硅，通过适当选择含硅前驱物、含氧前驱物或含氮前驱物。
然后，填充材料510可形成在STI沟槽307的剩余部分中，以基本上填充STI沟槽307并形成STI结构405，如图6中所展示。填充材料510可包含硅氧化物、硅氮化物、氧氮化硅，或其它绝缘材料。可通过合适的沉积过程在STI沟槽307中形成填充材料510。仅作为示例，填充材料510可通过旋涂沉积过程、CVD过程或等离子体CVD过程形成。位于台面320及STI结构405上方的过量填充材料510可通过常规技术移除，例如通过化学机械平坦化(CMP)。在移除多余填充材料510之后，台面320的顶表面基本上与衬垫材料505的顶表面及填充材料510的顶表面共面。因此，所得到的半导体结构100包含通过STI结构405彼此隔离的台面320。
因此，本发明揭示一种形成半导体结构的方法。所述方法包括清洁硅材料，对硅材料进行真空退火，及在硅材料上形成绝缘材料，其中清洁、真空退火及形成是在单个处理设备中进行。
因此，本发明揭示另一形成半导体结构的方法。所述方法包括清洁硅材料，对硅材料进行真空退火，及在硅材料上形成二氧化硅而基本上不会移除硅材料的硅。
本文中的实施描述形成半导体结构100，其包含有源区域105，在其上或在其中形成电子装置，例如至少一个晶体管或电容器。半导体结构100可并入到存储器单元中，例如动态随机存取存储器(DRAM)存储单元包含电容器及晶体管。晶体管可为场效应晶体管(FET)，例如在互补金属氧化物半导体(CMOS)电路中使用的那些。然而，本发明的实施例不限于DRAM存储器单元的形成，且可用于期望最小硅损耗的任何应用中，例如用于各种不同半导体装置的非易失性存储器单元及其它集成电路组件的制作中。
在形成STI结构405之后，氮化物材料、栅极介电材料、导电栅极材料、源极区域、漏极区域及通道形成在台面320中或其上方，在在台面320之形成晶体管。可替换地或另外，在台面320中或其上方形成第一电极、电容器介电材料及第二电极，在台面320中形成电容器。电子装置通过常规技术形成，本文中不再详细描述。晶体管及电容器电耦合，且进行额外的处理动作以形成包含半导体结构的半导体装置。额外过程动作包含常规技术，本文中没有详细描述。
因此，揭示一种形成隔离结构的方法。所述方法包括对硅材料进行真空退火，其中硅材料在其中包括沟槽且硅材料基本上无污染物。在沟槽中形成绝缘材料。真空退火及形成是在单个处理设备中进行。
包含根据本发明的实施例形成的半导体结构100的半导体装置可通过进行额外的处理动作形成，其未在本文中详细描述。半导体装置可在电子系统600中使用，如图7中所展示。电子系统600可包括，例如，计算机或计算机硬件组件、服务器、或其它网络硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或具有蜂窝功能的平板，例如或平板、电子书、导航装置等。电子系统600包含至少一个存储装置602，其包含至少一个半导体结构100，如先前所描述。至少一个存储器装置602可包含，例如，半导体结构100，如先前所描述。电子系统600可进一步包含至少一个电子信号处理器装置604(通常称为“微处理器”)。所述电子信号处理器装置604可任选地包含至少一个为半导体结构100，如先前所描述。电子系统600可进一步包括一或多个输入装置606，用于由用户将信息输入到电子系统600，例如，鼠标或其它指示装置、键盘、触摸板、按钮或控制面板。电子系统600可进一步包含一或多个输出装置608用于向用户输出信息(例如，视觉或音频输出)，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置606及输出装置6 08可包括可用于既将信息输入到电子系统600且将可视信息输出到用户的单个触摸屏装置。一或多个输入装置606及输出装置608可与存储器装置602及电子信号处理器装置604中的至少一者进行电通信。
虽然已经结合附图描述了某些说明性实施例，但所属领域的技术人员将认识并了解，本发明所涵盖的实施例不限于本文中明确展示及描述的那些实施例。确切地说，可在不脱离本发明所涵盖的实施例(例如下文所主张的那些实施例，包喊合法等效物)的范围的情况下对本文中所描述的实施例进行许多添加、删除及修改。另外，来自一个所揭示实施例的特征可与另一所揭示实施例的特征组合，同时仍然包含在本发明的范围内。

Claims (26)

1.一种减少硅材料的硅消耗的方法，其包括：
清洁硅材料；
在低于硅的熔点的温度下且在真空条件下使所述经清洁硅材料经受真空退火；及
对所述经清洁硅材料进行额外处理动作，而基本上不会移除所述硅材料的硅。
2.根据权利要求1所述的方法，其中清洁硅材料包括清洁所述硅材料的暴露表面。
3.根据权利要求1或权利要求2所述的方法，其中清洁硅材料包括从所述硅材料移除包括金属及聚合物的污染物。
4.根据权利要求1或权利要求2所述的方法，其中清洁硅材料包括清洁由硅组成的硅材料。
5.根据权利要求1所述的方法，其中使所述经清洁的硅材料经受真空退火包括在所述硅材料内移动所述硅材料的硅原子。
6.一种形成半导体结构的方法，其包括：
清洁硅材料；
对所述硅材料进行真空退火；及
在所述绝缘材料上形成硅材料，
其中所述清洁、所述真空退火及所述形成在单个处理设备中进行。
7.根据权利要求6所述的方法，其中清洁硅材料包括将氧化硅从所述硅材料移除。
8.根据权利要求6或权利要求7所述的方法，其中清洁硅材料包括在约800℃与约1000℃之间的卡盘温度下清洁所述硅材料。
9.根据权利要求6所述的方法，其中对所述硅材料进行真空退火包括在真空下将所述硅材料加热到介于约800℃与约1000℃之间的卡盘温度。
10.根据权利要求6所述的方法，其中对所述硅材料进行真空退火包括在所述单个处理设备中原位进行所述真空退火。
11.根据权利要求6所述的方法，其中在所述硅材料上形成绝缘材料包括在所述单个处理设备中原位形成所述绝缘材料。
12.根据权利要求6所述的方法，其中所述真空退火及所述形成在所述单个处理设备的单个腔室中进行。
13.根据权利要求12所述的方法，其进一步包括：在所述单个处理设备的与所述真空退火及所述形成相同的所述腔室中进行所述清洁。
14.根据权利要求6所述的方法，其中在所述绝缘材料上形成绝缘材料包括通过原子层沉积形成所述绝缘材料。
15.根据权利要求6所述的方法，其进一步包括在所述真空退火期间使所述硅材料暴露于硅源气体。
16.一种在单个处理设备中形成隔离结构的方法，所述方法包括：
对其中包括沟槽的硅材料进行真空退火，所述硅材料基本上无污染物；及
在所述沟槽中形成绝缘材料，
其中所述真空退火及所述形成在单个处理设备中进行。
17.根据权利要求16所述的方法，其中对硅材料进行真空退火包括在真空下并在低于硅的熔点的卡盘温度下加热所述硅材料。
18.根据权利要求16或权利要求17所述的方法，其中对进行硅材料真空退火包括对包括所述硅材料的部分的台面进行真空退火。
19.根据权利要求18所述的方法，其中在所述沟槽中形成绝缘材料包括将所述硅材料的邻近台面彼此隔离。
20.根据权利要求16所述的方法，其中在所述沟槽中形成绝缘材料包括在所述沟槽中形成衬里材料。
21.根据权利要求20所述的方法，其中在所述沟槽中形成衬里材料包括通过原子层沉积形成所述衬里材料。
22.根据权利要求20所述的方法，其中在所述沟槽中形成绝缘材料包括在所述衬里材料上方及在所述沟槽中形成填充材料。
23.根据权利要求22所述的方法，其中在所述衬里材料上方及在所述沟槽中形成填充材料包括在所述沟槽中形成浅沟槽隔离结构。
24.根据权利要求16所述的方法，其进一步包括：在所述单个处理设备的不同腔室中进行所述真空退火及所述形成。
25.一种形成半导体结构的方法，其包括：
清洁硅材料；
对所述硅材料进行真空退火；及
在所述硅材料上形成二氧化硅而基本上不会移除所述无硅材料的硅。
26.根据权利要求25所述的方法，其中在所述硅材料上形成二氧化硅包括在所述二氧化硅与所述硅材料之间形成高质量界面而基本不会移除所述硅材料的硅。
CN201910401461.2A 2018-05-17 2019-05-15 用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法 Pending CN110504156A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/982,872 2018-05-17
US15/982,872 US10381218B1 (en) 2018-05-17 2018-05-17 Methods of forming a semiconductor structure and methods of forming isolation structures

Publications (1)

Publication Number Publication Date
CN110504156A true CN110504156A (zh) 2019-11-26

Family

ID=67543671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910401461.2A Pending CN110504156A (zh) 2018-05-17 2019-05-15 用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法

Country Status (2)

Country Link
US (2) US10381218B1 (zh)
CN (1) CN110504156A (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR20000061330A (ko) * 1999-03-25 2000-10-16 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP2001144095A (ja) * 1999-09-21 2001-05-25 Samsung Electronics Co Ltd アニーリングを伴った半導体ウェーハの製造方法及び半導体素子の製造方法
KR20040069804A (ko) * 2003-01-30 2004-08-06 아남반도체 주식회사 반도체 소자의 제조방법
CN1879205A (zh) * 2003-12-03 2006-12-13 S·O·I·Tec绝缘体上硅技术公司 改善半导体晶片的表面粗糙度的工艺
CN101183659A (zh) * 2007-12-13 2008-05-21 上海集成电路研发中心有限公司 一种在硅片表面实施的沟槽隔离工艺
CN101207063A (zh) * 2006-12-18 2008-06-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的形成方法
CN101414574A (zh) * 2007-10-16 2009-04-22 上海华虹Nec电子有限公司 沟槽隔离集成方法
CN102254817A (zh) * 2011-08-01 2011-11-23 上海宏力半导体制造有限公司 沟槽制造方法及半导体器件制造方法
CN102456607A (zh) * 2010-10-19 2012-05-16 上海宏力半导体制造有限公司 浅沟槽隔离结构的制作方法
CN102867774A (zh) * 2011-07-06 2013-01-09 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法
CN108022831A (zh) * 2016-11-03 2018-05-11 无锡华润上华科技有限公司 沟槽制备方法及半导体装置制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
US7745319B2 (en) 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US20080179715A1 (en) 2007-01-30 2008-07-31 Micron Technology, Inc. Shallow trench isolation using atomic layer deposition during fabrication of a semiconductor device
US7892942B2 (en) 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions
DE102011005641B4 (de) 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
US8859441B2 (en) * 2012-04-05 2014-10-14 Ming-Hwei Hong Method and system for manufacturing semiconductor device
KR101924862B1 (ko) 2012-08-31 2018-12-05 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
US9589804B2 (en) 2015-07-30 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming finFET gate oxide
US9881924B2 (en) 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR20000061330A (ko) * 1999-03-25 2000-10-16 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP2001144095A (ja) * 1999-09-21 2001-05-25 Samsung Electronics Co Ltd アニーリングを伴った半導体ウェーハの製造方法及び半導体素子の製造方法
KR20040069804A (ko) * 2003-01-30 2004-08-06 아남반도체 주식회사 반도체 소자의 제조방법
CN1879205A (zh) * 2003-12-03 2006-12-13 S·O·I·Tec绝缘体上硅技术公司 改善半导体晶片的表面粗糙度的工艺
CN101207063A (zh) * 2006-12-18 2008-06-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的形成方法
CN101414574A (zh) * 2007-10-16 2009-04-22 上海华虹Nec电子有限公司 沟槽隔离集成方法
CN101183659A (zh) * 2007-12-13 2008-05-21 上海集成电路研发中心有限公司 一种在硅片表面实施的沟槽隔离工艺
CN102456607A (zh) * 2010-10-19 2012-05-16 上海宏力半导体制造有限公司 浅沟槽隔离结构的制作方法
CN102867774A (zh) * 2011-07-06 2013-01-09 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法
CN102254817A (zh) * 2011-08-01 2011-11-23 上海宏力半导体制造有限公司 沟槽制造方法及半导体器件制造方法
CN108022831A (zh) * 2016-11-03 2018-05-11 无锡华润上华科技有限公司 沟槽制备方法及半导体装置制备方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
王志功等: "《集成电路设计技术与工具》", 31 December 2007, pages: 51 *
阙端麟: "《硅材料科学与技术》", pages: 323 - 343 *

Also Published As

Publication number Publication date
US20190355578A1 (en) 2019-11-21
US10381218B1 (en) 2019-08-13
US10886121B2 (en) 2021-01-05

Similar Documents

Publication Publication Date Title
US11430651B2 (en) Nanosheet transistors with sharp junctions
JP6723227B2 (ja) 自己整合代替フィン形成
TWI397961B (zh) 用以形成包含鰭型結構的電子裝置之製程
TWI604613B (zh) 包含延伸環繞一個或多個通道區之閘極電極的電晶體
US20150194503A1 (en) Fin Structure of Semiconductor Device
WO2019013949A1 (en) SELECTIVE OXIDATION FOR MANUFACTURING NANOWIRES FOR SEMICONDUCTOR APPLICATIONS
US11164959B2 (en) VFET devices with ILD protection
US20070128776A1 (en) Isolated fully depleted silicon-on-insulator regions by selective etch
US20040241981A1 (en) STRUCTURE AND METHOD TO FABRICATE ULTRA-THIN Si CHANNEL DEVICES
US20140361336A1 (en) Fin Structure of Semiconductor Device
TW201419539A (zh) 使用經摻雜的凸起源極和汲極區的源極和汲極摻雜
CN106486549A (zh) 用于finfet器件中的栅极氧化物的均匀性的平坦sti表面
CN106486380A (zh) 制造半导体器件的方法
JP2023519131A (ja) 互い違いに積層された縦型結晶性半導体チャネル
TW201835987A (zh) 半導體裝置結構的形成方法
US10916650B2 (en) Uniform bottom spacer for VFET devices
US10741393B2 (en) Methods for bottom up fin structure formation
CN110504156A (zh) 用于减少硅消耗的方法，形成半导体结构的方法，以及形成隔离结构的方法
CN104851834A (zh) 一种半导体器件的制备方法
US8962399B2 (en) Method of making a semiconductor layer having at least two different thicknesses
US11916143B2 (en) Vertical transport field-effect transistor with gate patterning
CN107482008A (zh) 一种半导体器件及其制作方法、电子装置
WO2024040712A1 (zh) 半导体结构的制作方法及半导体结构
US20230411168A1 (en) Fin structures
KR100960925B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191126