KR20010028418A - 어닐링을 수반한 반도체 웨이퍼의 제조방법 및 반도체소자의 제조방법 - Google Patents
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Abstract
반도체 웨이퍼 또는 반도체소자의 기판 표면에 존재하는 결함들을 큐어링하고, 그에 기인한 표면거칠기를 개선시키는 어닐링을 수반한 반도체 웨이퍼 및 반도체소자의 제조방법이 개시된다. 반도체 웨이퍼의 제작단계 또는 반도체소자의 특정 공정단계에서 발생된 표면 결함들이 존재하는 반도체 웨이퍼 또는 반도체소자를 10-2Torr 이하의 고진공, 950℃ 이하의 저온 및 반도체물질 소오스가스를 포함하는 수소가스 분위기하에서 어닐링시킨다. 본 발명의 어닐링이 주로 적용되는 것은 웨이퍼를 제작하기 위한 폴리싱 단계, 반도체소자를 제조하기 위한 각종 이온주입 단계, 건식 식각 단계, 화학적 및 기계적 폴리싱 단계들이 있다. 본 발명에 의하면, 저온에서 단시간내에 어닐링이 이루어지기 때문에 소자의 신뢰성 및 경제성이 향상된다.
Description
본 발명은 반도체 웨이퍼의 제조방법 및 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 웨이퍼 또는 반도체기판의 표면에 존재하는 결정결함들을 어닐링처리하여 큐어링하는 어닐링을 수반한 반도체 웨이퍼 또는 반도체소자의 제조방법에 관한 것이다.
반도체소자의 고집적화, 미세화와 더불어 반도체기판의 표면에 존재하는 결정결함은 반도체소자의 내압특성, 리크전류특성 등을 저하시키는 주요인으로 작용하기 때문에, 이러한 결함들을 큐어링(curing)하는 것은 반도체소자의 신뢰성 및 수율과 직결되는 것으로서 생산현장에서의 주요 콘트롤 항목이 된다.
도 1은 반도체 웨이퍼(10)의 표면상에 존재하는 결정결함들의 예를 개략적으로 나타낸 도면이다. 도면으로부터 "A"는 마이크로-피트(Micro-pit), "B"는 표면 돌출부(Surface protrusion), "C"는 마이크로-보이드(Micro-void) 및 적층결함 (Stacking fault), "D"는 쓰레딩 전위(Threading dislocation)를 각각 개략적으로 나타낸다.
이러한 결정결함들은 실리콘 잉곳으로부터 웨이퍼를 제작하는 웨이퍼링 (wafering)과정에서 발생한다. 웨이퍼링공정은 잉곳 상태의 실리콘 단결정을 웨이퍼의 형태로 슬라이싱(slicing)하고, 이를 거칠게 그라인딩하는 래핑(lapping) 및 모서리를 죽이는 캠퍼링(chamfering)을 하고, 이어서 표면을 매끄럽게 하기 위한 미러-폴리싱(mirror-polishing) 및 세정공정을 수행하여 웨이퍼를 제작하는 것이다. 이때 미러-폴리싱 후 표면의 손상이나 오염물을 제거하기 위해 화학적 및 기계적 폴리싱(Chemical Mechanical Polishing)을 더 수행하기도 한다. 상기 표면의 결정결함들은 주로 미러-폴리싱이나 화학적 및 기계적 폴리싱을 수행한 후에 발생한다.
이러한 실리콘 웨이퍼상의 결정결함들을 큐어링하기 위한 종래의 기술이 미합중국 특허 제 5,744,401호에 개시되어 있다. 상기 특허에서는 일정한 범위내의 표면거칠기(Ra, Rq, Rt, R'a, rms, P-V)를 갖는 실리콘 웨이퍼를 수소가스 분위기 하에서, 1200℃ 이상의 온도에서 30분 내지 4시간 열처리함으로써 보다 향상된 표면거칠기를 갖는 방법이 개시되어 있다. 그러나 상기 특허는 다량의 수소를 사용하여 분위기를 형성하기 때문에 공정의 위험성이 증가할 뿐만 아니라, 고온에서 장시간 열처리를 수행하기 때문에 향후 극미세소자의 제조시에 가혹한 써멀버짖 (thermal budget)의 제한을 받기 쉽다는 단점이 있다.
한편, 실리콘 웨이퍼상의 결정결함을 저감하기 위한 종래의 다른 기술이 일본국 특허공개번호 특개평 8-45947호에 개시되어 있다. 상기 기술에서는 결정결함이 존재하는 실리콘 웨이퍼를 미량의 사일렌(SiH4) 또는 다이사일렌(Si2H6)가스와 수소가스 또는 불활성가스의 혼합가스 분위기하에서, 1000℃ 내지 1350℃의 온도범위에서 10분이상 열처리를 수행함으로써 결정결함을 저감시키는 방법이 개시되어 있다. 그러나 상기 기술은 기판 내부의 산소석출물이 실리콘기판의 냉각 또는 열처리과정에서 보다 큰 산소석출물로 성장하여 기판 표면에서의 전위 또는 적층결함 등의 2차 결함을 유발하는 것을 방지하기 위해, 기판 표면에서 산소의 증발을 촉진시킴으로써 기판 표면에 존재하는 산소석출물의 저감을 목적으로 한 것이며, 또한 상기 기술도 고온에서 장시간 열처리를 수행하기 때문에 써멀버짖에 대한 제한을 받기 쉬우며, 소자의 특성 열화가 우려되는 단점이 있다.
본 발명의 목적은, 반도체 웨이퍼 또는 반도체소자의 기판 표면에 존재하는 결함들에 기인한 표면거칠기(surface roughness)를 개선시켜 후속되는 박막의 증착시 표면 모폴로지를 향상시킬 수 있는 어닐링을 수반한 반도체 웨이퍼 및 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, 반도체 웨이퍼 또는 반도체소자의 기판 표면에 존재하는 결함들을 저온영역에서 단시간에 큐어링함으로써, 후속하여 제작되는 반도체 기억장치의 리프레시특성, 내압특성 등을 향상시킬 수 있는 어닐링을 수반한 반도체 웨이퍼 및 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 반도체 웨이퍼 또는 반도체소자의 기판 표면에 존재하는 결함들을 저온영역에서 큐어링함으로써, 써멀버짖의 제한으로부터 자유로운 어닐링을 수반한 반도체 웨이퍼 및 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 반도체 웨이퍼 또는 반도체소자의 기판 표면에 존재하는 결함들을 단시간에 큐어링함으로써, 제품의 양산성 및 경제성을 향상시킬 수 있는 어닐링을 수반한 반도체 웨이퍼 및 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 반도체 웨이퍼의 표면에 존재하는 결정결함들을 개략적으로 나타낸 모식도이다.
도 2는 본 발명의 제1 실시예에 따라 반도체 웨이퍼의 결정결함들이 큐어링 (curing)된 것을 나타낸 개략적인 모식도이다.
도 3은 본 발명의 제2 실시예가 적용되는 SOI(Silicon On Insulator) 웨이퍼의 개략적인 단면도이다.
도 4a 및 도 4b는 본 발명의 제3 실시예가 적용되는 STI(Shallow Trench Isolation) 구조를 형성하는 공정 단면도이다.
도 5a 내지 도 5c는 본 발명의 제4 실시예가 적용되는 SSTI(Simplifed Shallow Trench Isolation) 구조를 형성하는 공정 단면도이다.
도 6a 및 도 6b는 본 발명의 제5 실시예가 적용되는 스페이서 구조를 형성하는 공정 단면도이다.
도 7a 및 도 7b는 본 발명의 제6 실시예가 적용되는 MC(Metal Contact) 구조를 형성하는 공정 단면도이다.
도 8은 본 발명의 제7 실시예가 적용되는 SAC(Self-Aligned Contact) 구조를 나타내는 단면도이다.
도 9는 건식 식각공정을 수행한 후의 기판 표면구조를 AFM(Atomic Force Microscope) 분석한 결과의 사진이다.
도 10은 건식 식각공정을 수행한 후, 본 발명의 일 실시예에 따라 어닐링 처리를 한 후의 기판 표면구조를 AFM(Atomic Force Microscope) 분석한 결과의 사진이다.
도 11은 본 발명의 효과를 확인하기 위해 측정한 블랙다운 전하의 변화를 나타내는 그래프이다.
상기 본 발명의 목적들은, 반도체 웨이퍼의 제작단계 또는 반도체소자의 특정 공정단계에서 발생된 표면 결함들이 존재하는 반도체 웨이퍼 또는 반도체소자를 고진공하에서 저온 단시간 어닐링시킴으로써 달성된다.
본 발명의 제1 태양에 따르면, 반도체 잉곳으로부터 반도체 웨이퍼를 형상화하는 단계, 상기 반도체 웨이퍼의 반도체 표면을 폴리싱하는 단계 및 상기 폴리싱된 반도체 웨이퍼를 10-2Torr 이하의 고진공, 950℃ 이하의 저온 및 반도체물질 소오스가스를 포함하는 수소가스 분위기하에서 어닐링시키는 단계를 구비하는 어닐링을 수반한 반도체 웨이퍼의 제조방법이 제공된다.
상기 제조방법이 적용될 수 있는 반도체 웨이퍼로서는 표면 결함이 존재하여 큐어링이 요구되는 모든 웨이퍼가 될 수 있으며, 예를 들어 베어(bare) 웨이퍼 또는 SOI(Silicon On Insulator) 웨이퍼 또는 SOS(Silicon On Sapphire) 웨이퍼가 될 수 있다. 한편, 상기 어닐링 단계가 수행되는 단계는 웨이퍼의 표면 결함이 유발되는 공정 단계의 직후가 될 수 있으며, 예를 들어 웨이퍼의 표면을 폴리싱한 후 발생되는 표면 결함을 큐어링하기 위해 어닐링 단계가 수행될 수 있으며, 상기 폴리싱 단계는 미러(mirror) 폴리싱 단계 또는 화학적 및 기계적 폴리싱 단계일 수 있다.
상기 어닐링 단계의 바람직한 공정조건으로서는 10-11내지 10-2Torr의 진공범위내, 400℃ 내지 950℃의 온도범위내, 30분이하의 시간범위내에서 수행될 수 있다. 또한, 상기 어닐링 단계에 포함되는 반도체 소오스가스로서는 실리콘이나 게르마늄 등의 반도체물질을 제공할 수 있는 것이며, 바람직하게는 사일렌(SiH4)가스, 다이사일렌(Si2H6)가스, 다이클로로사일렌(Si2H2Cl2)가스 또는 저메인(GeH4)가스 등을 사용할 수 있다.
한편, 상기 어닐링 단계는 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스를 첨가하여 수행할 수도 있으며, 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스만의 분위기하에서 수행할 수도 있다.
본 발명의 제2 태양에 따르면, 그 표면에 결정결함을 갖는 반도체기판의 적어도 일부가 노출되는 반도체소자의 특정공정을 수행하는 단계 및 상기 반도체소자를 10-2Torr 이하의 고진공, 950℃ 이하의 저온 및 반도체물질 소오스가스를 포함하는 수소가스 분위기하에서 어닐링시키는 단계를 구비하는 어닐링을 수반한 반도체소자의 제조방법이 제공된다.
상기 표면에 결함을 갖는 반도체기판의 적어도 일부가 노출되는 특정공정 수행 단계는 반도체 베어 웨이퍼로부터 반도체소자를 구현하는 전 공정과정에서 다양하게 존재할 수 있으며, 구체적으로는 화학적 및 기계적 폴리싱 단계, 건식 식각 단계, 이온주입 단계 등이 될 수 있다.
상기 본 발명의 제2 태양에 따른 어닐링 단계의 진공도, 온도, 시간, 가스 분위등의 공정 조건은 본질적으로 상기 제1 태양의 공정조건과 동일하다.
본 발명에 따르면, 고진공하에서 어닐링이 수행되기 때문에 불순물 잔류가스 레벨(impurity residual gas level)이 낮아 반도체 웨이퍼 또는 반도체기판의 표면이 청정하게 유지되고, 따라서 적은 열적 활성화에 의해서도 표면에 흡착된 원자의 높은 표면이동도(surface mobility), 긴 확산거리(diffusion length)를 얻을 수 있기 때문에 상대적으로 저온 단시간에 원하는 결함의 큐어링이 달성될 수 있다. 나아가, 본 발명에 따르면, 반도체물질 소오스가스를 외부에서 공급해주기 때문에 결함부위에 반도체물질이 빨리 공급되어 보다 빠른 큐어링효과를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다.
본 발명은 기본적으로 어닐링을 통하여 반도체 베어 웨이퍼 또는 반도체소자 제조공정의 특정 단계에 있는 반도체기판의 표면상에 존재하는 결정결함으로 인한 표면 거칠기(surface roughness)를 개선하고, 표면의 결함을 큐어링하는 방법에 관한 것이며, 이하에서 반도체소자 제조공정에서 본 발명에 따른 어닐링공정이 수행되는 각 단계를 각 실시예를 통하여 설명하고 있지만, 본 발명은 이하의 각 실시예에 한정되지 않으며, 본 발명의 사상은 당업자의 인식 범위내에서 다양한 변형 실시될 수 있음은 물론이다.
＜ 제 1 실시예 ＞
도 2는 본 발명의 제1 실시예를 설명하기 위한 도면으로서, 실리콘 베어 웨이퍼(10)에 대하여 본 발명의 원리를 적용한 것을 나타낸다. 도면으로부터, 도 1의 실리콘 웨이퍼(10)의 표면 결함들이 큐어링되었으며, 표면거칠기가 향상되었음을 알 수 있다.
먼저, 제1 실시예가 적용된 실리콘 베어 웨이퍼(10)의 제작과정 및 표면 결함의 발생단계에 대하여 간단히 살펴본다. 이는 본 발명의 어닐링 공정의 적용단계를 설정하는데 있어서 중요한 요인이 된다.
상기 실리콘 웨이퍼(10)는 초크랄스키(Czochralski;CZ)법 또는 플로팅존 (Floating zone;FZ)법에 의해 제작되는 실리콘 단결정 잉곳으로부터 제작된다. 즉, 애스-그로운(as-grown)된 실리콘 단결정 잉곳을 슬라이스 형태로 슬라이싱한다. 슬라이싱된 슬라이스의 두께는 충분히 두껍기 때문에 특정의 두께 편차 이내로 슬라이스의 양면을 산화알루미늄과 글리세린의 혼합물 등을 사용하여 래핑 및 그라인딩하며, 이때 슬라이스의 평탄도가 증가된다.
이어서, 슬라이스의 에지를 라운딩하여 웨이퍼 형태로 형상화한다. 에지 라운딩은 후속되는 열처리공정시 발생되는 슬립이 에지의 결함영역에서 시작된다는 점을 고려하여 세심히 수행한다. 이어서, 상기 웨이퍼의 형상화 단계에서 발생된 데미지나 오염물들을 케미컬을 사용하여 습식으로 제거한다.
이어서, 반도체소자가 구현되는 웨이퍼의 한면을 스크래치나 데미지 없는 면으로 하기 위해 폴리싱을 수행한다. 상기 폴리싱은 전술한 미합중국 특허번호 제 5,744,401호에 개시된 바와 같이 폴리싱 입자와 폴리싱 천을 사용한 미러-폴리싱(mirror polishing)의 방법을 사용하거나, 화학적 및 기계적 폴리싱(CMP)의 방법을 사용하여 수행한다. 이렇게 폴리싱된 실리콘 웨이퍼는 세정공정을 거쳐 최종 제품으로 완성된다.
그러나, 상기와 같이 폴리싱된 웨이퍼라고 하더라도 그 표면은 에너지적으로도 불안정할 뿐만아니라, 외부환경하에 노출되는 것이기 때문에 물리적으로도 불안정하여, 도 1에서 보는 바와 같이 마이크로-피트(A), 표면 돌출부(B), 마이크로-보이드 또는 적층결함(C) 및 전위(D)등의 다양한 결정결함들이 존재한다. 이러한 실리콘 웨이퍼(10)의 표면 결함은 후속되는 박막의 증착시 모폴로지 특성을 악화시킬 뿐더러, 후속하여 증착되는 게이트 산화막의 내압특성, 리크전류특성, 정전특성 등을 열화시키는 요인이 되며, 반도체 기억장치의 리프레시특성을 현저히 저하시키게 된다.
따라서, 본 발명의 제1 실시예에서는 상기 실리콘 웨이퍼(10)에 대한 폴리싱 단계가 완료된 후 바로 그 발생된 표면 결함을 큐어링하기 위한 어닐링 공정을 수행한다.
통상적으로, 어닐링(Annealing)이라함은 반도체소자의 제조공정에서 웨이퍼를 일정시간 동안 높은 온도에서 열처리하는 것을 말하며, 1) 이온주입된 불순물의 활성화, 2) 실리콘내에서의 불순물의 확산, 3) 이온주입등에 의해 손상 또는 비정질화된 실리콘의 큐어링 또는 재결정화 등을 위하여 수행된다. 이 모든 과정은 어닐링장비에서 외적으로 공급되는 열에너지를 구동력으로 하는 열적 활성화과정에 의해 이루어지는 것이다. 이러한 어닐링 공정은 대개 약 900 ℃ 정도의 이상에서 수십분 내지 수시간동안 수행되어야 충분한 어닐링 효과를 발휘하지만, 한편으로는 고온에서 장시간 열처리하는 동안에 반도체기판내에 활성영역, 접합영역, 스토퍼영역등 여러가지 목적으로 주입된 불순물이 원하지 않은 영역으로까지 확산된다는 문제점도 또한 내포하고 있다. 따라서 이런 문제점으로 인하여, 최근에 반도체소자의 집적도가 증가함에 따라 어닐링의 목적이 확산 보다도 주로 불순물의 열적 활성화나 데미지의 큐어링에 더 집중되는 경향이 있다.
본 실시예는 이온주입된 불순물의 열적 활성화나 확산에 관한 것이 아니라, 웨이퍼링과정에서 폴리싱에 의해 유발된 웨이퍼 표면의 결정 결함을 큐어링하는 동시에 표면거칠기를 개선하는 것이기 때문에, 어닐링의 공정조건을 새로이 정립할 필요성으로부터 발명된 것이다.
제1 실시예의 어닐링 단계의 공정조건들은 다음과 같다. 진공조건으로서, 베이스 진공이 적어도 10-2Torr 이하, 바람직하게는 10-2내지 10-11Torr인 초고진공 (Ultra-High Vacuum)이 유지되는 반응로에서 어닐링이 수행된다. 이렇게 어닐링의 진공조건을 초고진공의 환경으로 한 것은 초고진공하에서는 불순물 잔류가스 레벨(impurity residual gas level)이 매우 낮기 때문에 실리콘 웨이퍼(10)의 표면이 청정하게 유지되기 때문이다.
제1 실시예의 어닐링 온도조건은 통상의 어닐링 온도보다 상대적으로 저온인 400℃ 내지 950℃, 바람직하게는 750℃ 내지 850℃의 범위내에서 수행된다. 어닐링 온도가 너무 고온이 되면 써멀버짖의 제한을 받으며, 어닐링 온도가 너무 저온이면 충분한 어닐링효과를 발휘할 수 없기 때문에 적절한 어닐링 온도의 타협으로부터 그 온도범위가 설정된 것이다. 특히, 전술한 바와 같이 반응로가 초고진공의 환경하에서는 웨이퍼의 표면이 청정하게 유지될 수 있기 때문에 적은 열적 활성화에 의해서도 웨이퍼의 표면에 흡착된 원자는 높은 표면 이동도를 얻을 수 있다는 장점이 있다. 이는 어닐링 온도를 보다 낮게 가져갈 수 있다는 점에서 유리하다.
제1 실시예의 분위기 가스 조건은 수소가스를 기본으로 하여 다음의 3가지 형태로 실시하였다.
1) 어닐링의 전과정 동안에 수소가스만을 흘려준 경우
2) 어닐링의 초기에는 수소가스만을 흘려주다가 일정시간 경과 후에 수소가스에 반도체물질 소오스가스를 첨가하여 흘려준 경우
3) 어닐링의 초기에는 수소가스만을 흘려주다가 일정시간 경과 후에 반도체물질 소오스가스만을 흘려준 경우
어닐링 동안의 공정압력은 수백 Torr 내지 10-9Torr 정도의 저압(Low Pressure)로 유지되며, 공급되는 수소가스는 1 SCCM 내지 500 SCCM의 범위내에서 제어되며, 미량 첨가되는 반도체물질 소오스가스는 0.1 SCCM 내지 1 SCCM 범위내에 제어된다. 상기 반도체물질 소오스가스는 사일렌(SiH4)가스를 사용하였지만 어닐링 동안에 반도체물질을 제공할 수 있는 다이사일렌(Si2H6)가스, 다이클로로사일렌(Si2H2Cl2)가스 또는 저메인(GeH4)가스 등에 대하여도 동일하게 적용할 수 있슴은 물론이다.
한편, 어닐링 초기가 항상 수소가스 분위기로 존재하는 것은 웨이퍼 표면의 자연산화막을 제거할 수 있다는 점에서 유리하기 때문이다. 전기 어닐링의 1)과정 처럼 수소가스만의 분위기하에서 어닐링의 전과정을 수행하여도 표면결함에 대한 큐어링효과를 나타내지만, 이 경우에는 수소가스로부터 분리된 수소원자가 실리콘 웨이퍼의 표면에 흡착된 후 실리콘간의 결합을 끊어주어야 하며, 벌크 실리콘의 이동에 의해 결함의 큐어링이 이루어지기 때문에 상대적으로 장시간 어닐링이 요구되는 단점이 있다.
반면에, 전기 어닐링의 2) 및 3)과정처럼 반도체물질 소오스가스를 공급해주는 경우에는, 이들 가스로부터 분리된 실리콘, 게르마늄등의 반도체물질이 표면결함이 존재하는 부위에 보다 용이하게 접근할 수 있기 때문에 보다 단시간에 큐어링효과가 얻어질 수 있다.
전술한 진공조건, 온도조건 및 가스조건하에서 제1 실시예의 어닐링 시간은 수분 내지 30분 정도 수행하며, 바람직하게는 10분이하의 단시간, 보다 바람직하게는 3분 내지 5분 동안 수행하여도 원하는 큐어링이 달성될 수 있다.
이상과 같이 제1 실시예에 의하면, 웨이퍼의 표면에 존재하는 표면 결함이 저온하에서 단시간 동안에 큐어링되며, 이러한 결함에 의한 표면 거칠기도 어닐링 동안에 상당히 개선되기 때문에 후속하여 형성되는 반도체소자의 신뢰성도 매우 향상된다.
＜ 제 2 실 시 예 ＞
도 3은 본 발명의 제2 실시예를 설명하기 위한 도면으로써, 본 발명의 원리가 적용되는 SOI(Silicon On Insulator) 웨이퍼의 단면도이다. 상기 SOI 웨이퍼의 단면구조는 기판(30)과 실리콘층(24) 사이에 절연층(22)이 샌드위치 구조로 형성된 것으로서, 종래의 전형적인 실리콘 웨이퍼가 웨이퍼의 전기적인 활성영역이 웨이퍼의 표면 근처에 한정됨에도 불구하고 안정성을 이유로 상대적으로 두껍게 형성되기 때문에 발생되는 전력소비 또는 동작속도의 저하를 극복하기 위한 차세대 웨이퍼로 개발된 것이다.
상기 SOI 웨이퍼의 제작과정도 다양하게 개발되어 왔으나, 활성영역이 형성되어지는 실리콘층(24)의 최종 두께를 제어하기 위해 그라인딩을 하고, 이어서 실리콘층(24) 표면의 오염제거 및 데미지 제거를 위해 폴리싱을 수행한다. 이 경우에도 전형적인 실리콘 웨이퍼와 마찬가지로 표면 결함이 존재하게 된다.
이러한 표면 결함을 큐어링하기 위해 어닐링 공정을 수행하게 되며, 그 어닐링의 공정조건은 기본적으로 전기 제1 실시예의 공정조건과 동일하게 적용된다.
한편, 본 발명의 원리는 사파이어상에 에피택셜 실리콘층을 형성하여 이루어지는 SOS(Silicon On Sapphire) 웨이퍼에 대하여도 적용될 수 있음은 물론이다.
＜ 제 3 실 시 예 ＞
도 4a 및 도 4b는 본 발명의 제3 실시예를 설명하기 위한 도면으로써, 반도체기억소자 또는 반도체 논리회로소자의 제조과정에서 STI(Shallow Trench Isolation) 트렌치를 형성하는 과정을 나타낸 단면도이다.
반도체장치 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; LOCOS)은, 공정이 간단하다는 잇점이 있으나, 256M DRAM급 이상의 고집적화된 반도체장치에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird's Beak)에 의한 펀치스루나, 필드산화막 두께감소 등과 같은 문제점이 발생하였으며, 이를 개선하기 위한 방법의 하나로 얕은 트렌치 분리(Shallow Trench Isolation; STI)법이 제안되었다.
도 4a 및 도 4b를 참조하면, 반도체 기판(30) 상에 패드산화막(32)과 실리콘 질화막(34)을 형성하고, 실리콘질화막(34) 상에 트랜치가 형성될 부분을 노출시키기 위한 포토레지스트 패턴(36)을 형성한다. 이를 식각마스크로 사용하여 실리콘질화막(34)과 패드산화막(32)을 패터닝한다. 그리고, 포토레지스트 패턴(36)을 제거한 다음, 패터닝된 실리콘질화막(34)과 패드산화막(32)을 식각마스크로 사용하여 하부의 반도체 기판(30)을 건식 식각함으로써 트랜치(38)를 형성한다. 이후 상기 트렌치(38)에 절연물질(도시 안됨)을 매립하여 소자분리층을 형성한다.
본 발명의 제3 실시예는 상기 STI 트렌치 형성과정에서 트렌치(38) 형성을 위한 건식 식각공정이 진행된 후, 노출된 반도체기판(30)의 표면에 존재하는 결함들을 큐어링하는 것에 관련있다. 즉, 상기 건식 식각공정에 의해 트렌치(38)를 형성한 후, 본 발명의 어닐링 공정을 수행한 후 후속하여 트렌치(38)를 매립하는 것이다.
상기 건식 식각공정에 의해 형성된 트렌치(38)의 저면(38a) 및 측벽(38b)에는 마이크로-피트, 적층결함, 마이크로-보이드, 전위등의 다양한 표면 결함들이 존재할 뿐만 아니라, 트렌치의 저면(38a)과 측벽(38b)이 만나는 코너나 트랜치의 상측 에지부위의 표면상태는 매우 거칠며, 단차등이 형성되어 있기 때문에 리프레시 특성 등 소자의 신뢰성을 저하시키는 요인으로 작용한다.
따라서, 제3 실시예는 건식 식각공정에 의해 어택을 받은 반도체 기판(30)의 노출된 표면의 표면결함을 큐어링하고, 표면거칠기를 개선하여 스므슨닝 (smoothening)하게 하는 것 외에, 트렌치(38)의 코너 및 에지부위를 라운딩(rounding)하는 것을 목적으로 한다.
제3 실시예의 어닐링 단계의 공정조건들도 기본적으로 제1 실시예와 동일하다. 즉, 진공조건으로서, 베이스 진공이 적어도 10-2Torr 이하, 바람직하게는 10-2내지 10-11Torr인 초고진공 (Ultra-High Vacuum)이 유지되는 반응로에서 어닐링이 수행된다. 어닐링 온도조건은 통상의 어닐링 온도보다 상대적으로 저온인 400℃ 내지 950℃, 바람직하게는 750℃ 내지 850℃의 범위내에서 수행된다. 분위기 가스 조건 및 온도조건도 기본적으로 동일한 원리에 의해 설정된다.
＜ 제 4 실 시 예 ＞
도 5a 내지 도 5c는 본 발명의 제4 실시예를 설명하기 위한 도면으로써, 반도체소자의 제조과정에서 SSTI(Simplified Shallow Trench Isolation) 트렌치를 형성하는 과정을 나타낸 단면도이다.
제3 실시예가 적용되는 STI법은 소자분리막의 형성에 있어서 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하나, 제조공정이 복잡하여 제조비용이 증가되는 문제점이 있기 때문에 그 공정과정을 단순화시킨 것이 상기 SSTI법이다.
도 5a를 참조하면, 반도체기판(40) 상에 직접 식각마스크로 사용될 포토레지스트 패턴(42)을 형성한다. 다음, 상기 포토레지스트 패턴(42)을 식각마스크로 하여 상기 반도체기판(40)을 소정깊이 식각함으로써 상기 기판(40) 내에 트랜치(44)를 형성한다.
도 5b를 참조하면, 상기 포토레지스트 패턴(42)을 제거한 후 상기 트렌치(44)의 내벽에 결함 제거 및 누설전류 방지를 위한 얇은 열산화막(46)을 형성한다. 이어서 상기 트렌치(44)를 절연층인 산화막(48)으로 매립한다.
도 5c를 참조하면, 상기 결과물에 대해 상기 반도체기판(40)의 표면이 노출될때까지 화학적 및 기계적 폴리싱(CMP) 공정을 수행하여 소자분리막(49)을 형성한다.
본 발명의 제4 실시예는 상기 소자분리막(49)을 형성하기 위한 CMP 공정이 완료된 후, 노출된 반도체기판(40)의 표면에 존재하는 결함들을 큐어링하고 표면거칠기를 개선하는 것에 관련있다. 제4 실시예의 어닐링 단계의 공정조건들도 기본적으로 제1 실시예와 동일하다.
한편, 본 발명의 제4 실시예와 유사한 것으로서, 비록 도면으로 도시하지 않았지만, 전술한 제3 실시예의 STI법의 경우에서 도 4b의 트렌치(38)를 절연물질로 매립한 후 반도체기판(30)이 노출될 때까지 화학적 및 기계적 폴리싱 단계를 수행하는 경우에도 동일하게 적용할 수 있다.
또한, 도 5b에서와 같이 트렌치(44)내에 절연물질을 매립하기 전에 형성된 산화막(46) 대신에 질화막을 형성한 후 절연물질을 매립하고, 역시 반도체기판이 노출될 때까지 화학적 및 기계적 폴리싱 단계를 수행하는 경우에도 동일하게 적용될 수 있슴은 물론이다.
도 11은 본 발명의 효과를 확인하기 위하여, 도 5c의 단계 후 본 발명의 어닐링 공정이 완료된 후, 반도체기판(40)의 전면에 게이트 산화막을 형성한 후 게이트 산화막의 블랙다운 전하(charge to breakdown)의 변화과정을 나타낸 그래프이다.
상기 그래프로부터 보면, 폴리싱후 본 발명의 어닐링을 하지 않은 상태에서 게이트 산화막을 형성한 경우에 비하여 고온의 희생산화처리 및 본 발명에 따른 어닐링을 수행한 경우 전반적으로 블랙다운 전하가 양호하게 쉬프트되었음을 알 수 있다. 특히 수소가스 분위기에 사일렌가스를 포함하여 어닐링처리한 경우에는 수소가스 분위기에서만 어닐링을 수행한 경우 보다 초기 불량(initial failure)이 훨씬 적은 것을 알 수 있다.
＜ 제 5 실 시 예 ＞
도 6a 및 도 6b는 본 발명의 제5 실시예를 설명하기 위한 도면으로써, 반도체소자의 제조과정에서 게이트전극의 측벽에 스페이서를 형성하는 과정을 나타낸 단면도이다.
도 6a를 참조하면, 반도체기판(50) 상에 소정의 증착 및 식각 공정등을 실시하여 게이트 절연막(52) 및 게이트 전극(54)으로 구성되는 게이트 구조를 형성하고, 기판 전면에 절연물질(52), 예를 들어 산화막 또는 질화막을 증착시킨다. 이어서, 도 6b를 참조하면, 상기 절연물질(52)을 반도체기판(50)이 노출될 때까지 에치백하면 게이트 구조의 측벽에 스페이서(58)가 형성된다. 이때 노출되는 반도체기판(50)의 표면은 건식 식각에 따른 데미지를 받기 때문에 다양한 표면 결함이 유발된다.
따라서, 상기 표면 결함을 큐어링하고, 이러한 표면 결함에 의한 표면 거칠기를 개선하기 위하여 본 발명에 따른 어닐링 공정을 수행한다. 제5 실시예의 어닐링 단계의 공정조건들도 기본적으로 제1 실시예와 동일하다.
특히, 제5 실시예의 경우, 반도체기판(50)에 이미 불순물이 주입된 상태이기 때문에 저온 단시간에 어닐링 공정을 수행함으로써, 원하지 않는 영역으로의 불순물의 확산을 방지할 수 있다는 측면에서 그 효과는 더욱 증대한다.
도 9 및 도 10은 본 발명의 제5 실시예에 따른 어닐링공정을 수행하기 전후의 표면구조를 AFM(Atomic Force Microscope) 분석한 결과를 나타내는 사진이다. 사진으로부터, 스페이서(58) 형성을 위한 식각공정을 수행한 후의 노출된 반도체기판(50)의 표면은 매우 거칠며, 마이크로-피트, 보이드와 같은 결함들이 많이 존재하였으나, 본 발명의 어닐링 처리후에는 이들 결함들이 신속히 큐어링되어 사라졌으며, 표면 거칠기도 매우 향상되었음을 알 수 있다.
＜ 제 6 실 시 예 ＞
도 7a 및 도 7b는 본 발명의 제6 실시예를 설명하기 위한 도면으로써, 반도체소자의 제조과정에서 트랜지스터의 소오스 및 드레인영역에 금속배선을 하기 위한 메탈콘택(Metal Contact)을 형성하는 과정을 나타낸 단면도이다.
도 7a를 참조하면, 반도체기판(60) 상에 소정의 증착 및 식각 공정등을 실시하여 게이트 절연막(62) 및 게이트 전극(64)으로 구성되는 게이트 구조를 형성하고, 기판 전면에 절연물질을 증착시킨 후, 상기 절연물질을 반도체기판(60)이 노출될 때까지 에치백하여 게이트 구조의 측벽에 스페이서(66)를 형성한다. 이어서, 기판 전면에 층간절연물(68)을 형성시켜준다.
이어서, 도 7b를 참조하면, 트랜지스터의 소오스 및 드레인 영역에 금속배선을 하기 위한 메탈콘택(69)을 형성한다. 상기 메탈콘택(69)은 통상의 사진식각공정에 의해 식각 마스크 패턴을 형성한 후, 이 식각 마스크를 사용하여 상기 층간절연물(68)을 건식 식각함으로써 형성된다. 이때 소오스 및 드레인영역상에 노출되는 반도체기판(60)의 표면은 건식 식각에 따른 데미지를 받기 때문에 다양한 표면 결함이 유발된다.
따라서, 상기 표면 결함을 큐어링하고, 이러한 표면 결함에 의한 표면 거칠기를 개선하기 위하여 본 발명에 따른 어닐링 공정을 수행한다. 제6 실시예의 어닐링 단계의 공정조건들도 기본적으로 제1 실시예와 동일하다.
또한, 제6 실시예의 경우에도 제5 실시예와 마찬가지로 반도체기판(60)에 이미 불순물이 주입된 상태이기 때문에 저온 단시간에 어닐링 공정을 수행함으로써, 원하지 않는 영역으로의 불순물의 확산을 방지할 수 있다는 측면에서 그 효과는 더욱 증대한다.
＜ 제 7 실 시 예 ＞
도 8는 본 발명의 제7 실시예를 설명하기 위한 도면으로써, 반도체소자의 제조과정에서 반도체기판이 건식 식각공정에 의해 노출되는 경우의 다른 예를 나타낸 것으로서, SAC(Self-Aligned Contact) 구조를 형성하는 과정을 나타낸 단면도이다.
도 8을 참조하면, 반도체기판(70) 상에 소정의 증착 및 식각 공정등을 실시하여 게이트 절연막(72) 및 게이트 전극(74)으로 구성되는 게이트 구조를 형성하고, 기판 전면에 절연물질을 증착시킨 후, 상기 절연물질을 반도체기판(70)이 노출될 때까지 에치백하여 게이트 구조의 측벽에 스페이서(76)를 형성한다. 이어서, 기판 전면에 층간절연물(78)을 형성시켜준다. 이어서, 상기 스페이서(76)를 이용하여 반도체기판(70)이 노출될 때까지 식각공정을 수행하면, 상기 스페이서(76)에 의해 자체정렬된 SAC 콘택(79)이 형성된다. 이때 반도체기판(70)의 표면은 건식 식각에 따른 데미지를 받기 때문에 다양한 표면 결함이 유발된다.
따라서, 상기 표면 결함을 큐어링하고, 이러한 표면 결함에 의한 표면 거칠기를 개선하기 위하여 본 발명에 따른 어닐링 공정을 수행한다. 제7 실시예의 어닐링 단계의 공정조건들도 기본적으로 제1 실시예와 동일하다. 또한, 제7 실시예의 경우에도 제5 실시예와 마찬가지로 반도체기판(70)에 이미 불순물이 주입된 상태이기 때문에 저온 단시간에 어닐링 공정을 수행함으로써, 원하지 않는 영역으로의 불순물의 확산을 방지할 수 있다는 측면에서 그 효과는 더욱 증대한다.
이상의 각 실시예는 반도체 웨이퍼의 제작과정 및 후속되는 반도체소자의 제조과정에서 예상되는 표면 결함의 발생 단계에 따라 구분하였지만, 각 실시예에 포함되지 않은 다양한 경우가 또한 존재한다. 예를 들어, 각 실시예는 주로 폴리싱 단계 후에 유발되는 표면 결함, 건식 식각공정 단계 후에 유발되는 표면 결함에 대하여 상술하였지만, 그 외에도 반도체 기판에 불순물을 주입하기 위한 이온주입 단계 후에 유발되는 표면 결함 등에 대하여도 역시 동일한 원리가 적용될 수 있을 것이다.
한편, 상기 각 실시예들은 본 발명의 예시적인 것에 불과하며, 본 발명의 기술적 사상 범위내에서 당 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형실시가 가능함은 물론이다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 고진공 분위기하에서 어닐링이 수행되기 때문에 보다 낮은 온도에서 짧은 시간에 표면 결함의 큐어링이 가능하게 된다. 이는 반도체소자의 제조과정에서 써멀버짖의 제한으로부터 보다 자유롭다는 것을 의미하며, 나아가 반도체소자의 양산성 및 소자의 신뢰성을 향상시키는 것이기도 하다.
또한, 고진공 분위기 외에도 외부로부터 반도체물질 소오스가스를 함께 공급해주기 때문에 보다 빠른 큐어링효과를 발휘하게 되어 그 효과는 더욱 증대된다.
Claims (27)
- 반도체 잉곳으로부터 반도체 웨이퍼를 형상화하는 단계;상기 반도체 웨이퍼의 반도체 표면을 폴리싱하는 단계;상기 폴리싱된 반도체 웨이퍼를 10-2Torr 이하의 고진공, 950℃ 이하의 저온 및 반도체물질 소오스가스를 포함하는 수소가스 분위기하에서 어닐링시키는 단계;를 구비하는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 반도체 웨이퍼는 베어(bare) 웨이퍼임을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 반도체 웨이퍼는 SOI(Silicon On Insulator) 웨이퍼또는 SOS(Silicon On Sapphire) 웨이퍼임을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 폴리싱 단계는 미러(mirror) 폴리싱 단계임을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 폴리싱 단계는 화학적 및 기계적 폴리싱 단계임을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계는 10-11내지 10-2Torr의 진공범위내에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계는 400℃ 내지 950℃의 온도범위내에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계는 30분이하의 시간범위에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계에 포함되는 반도체 소오스가스는 사일렌(SiH4)가스, 다이사일렌(Si2H6)가스, 다이클로로사일렌(Si2H2Cl2)가스 또는 저메인(GeH4)가스로 이루어진 군으로부터 선택된 어느 하나임을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계는 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스를 첨가하여 수행하는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 10 항에 있어서, 상기 어닐링 단계에서의 가스 플로우는 수소가스 1 내지 500 SCCM에 대하여 상기 반도체 소오스가스가 0.1 내지 1 SCCM 인것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 제 1 항에 있어서, 상기 어닐링 단계는 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스만의 분위기하에서 수행하는 것을 특징으로 하는 어닐링을 수반한 반도체 웨이퍼의 제조방법.
- 그 표면에 결정결함을 갖는 반도체기판의 적어도 일부가 노출되는 반도체소자의 특정공정을 수행하는 단계;상기 반도체소자를 10-2Torr 이하의 고진공, 950℃ 이하의 저온 및 반도체물질 소오스가스를 포함하는 수소가스 분위기하에서 어닐링시키는 단계;를 구비하는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 특정공정 수행 단계는 반도체기판의 적어도 일부가 노출되도록 수행되는 화학적 및 기계적 폴리싱 단계임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 14 항에 있어서, 상기 화학적 및 기계적 폴리싱 단계는, 반도체기판내에 트렌치를 형성한 후, 상기 트렌치내에 충전물질을 충전한 후 수행되는 것임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 15 항에 있어서, 상기 트렌치는 반도체 기억장치 또는 반도체 논리회로소자의 STI(Shallow Trench Isolation)용 트렌치임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 특정공정 수행 단계는 반도체기판의 적어도 일부가 노출되도록 수행되는 건식 식각 단계임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 17 항에 있어서, 상기 특정공정 수행 단계는, 상기 반도체기판의 표면상에 형성된 식각마스크 패턴을 이용하는 건식 식각공정을 수행하여 트렌치를 형성하는 단계를 구비하는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 18 항에 있어서, 상기 식각마스크 패턴은 산화막 및 질화막의 적층패턴 또는 포토레지스트 패턴임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 특정공정 수행 단계는 반도체기판의 적어도 일부에 대하여 수행되는 이온주입 단계임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계는 10-11내지 10-2Torr의 진공범위내에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계는 400℃ 내지 950℃의 온도범위내에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계는 30분이하의 시간범위내에서 수행되는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계에 포함되는 반도체 소오스가스는 사일렌(SiH4)가스, 다이사일렌(Si2H6)가스, 다이클로로사일렌(Si2H2Cl2)가스 또는 저메인(GeH4)가스로 이루어진 군으로부터 선택된 어느 하나임을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계는 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스를 첨가하여 수행하는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 25 항에 있어서, 상기 어닐링 단계에서의 가스 플로우는 수소가스 50 내지 500 SCCM에 대하여 상기 반도체 소오스가스가 0.1 내지 1 SCCM 인것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 어닐링 단계는 일정시간 수소가스 분위기하에서 진행한 후, 계속하여 상기 반도체 소오스 가스만의 분위기하에서 수행하는 것을 특징으로 하는 어닐링을 수반한 반도체소자의 제조방법.
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