JP2000082804A - 無欠陥領域を有する半導体 - Google Patents
無欠陥領域を有する半導体Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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-
- H—ELECTRICITY
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-
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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Abstract
(57)【要約】 （修正有）
【課題】 無欠陥領域を形成するために半導体基板を処
理する方法を提供する。 【解決手段】 基板表面に隣接する基板領域に酸素濃縮
部を有する半導体基板を処理する方法は、基板表面にト
レンチ１４を形成し；かつトレンチの形成に続いて、領
域内における酸素濃度を減少させる。
理する方法を提供する。 【解決手段】 基板表面に隣接する基板領域に酸素濃縮
部を有する半導体基板を処理する方法は、基板表面にト
レンチ１４を形成し；かつトレンチの形成に続いて、領
域内における酸素濃度を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に無欠陥領域
（ＤＺ）を有する半導体に関し、かつさらに特定すれ
ば、地形学的に整列した無欠陥領域を有するこのような
半導体に形成される電子装置に関する。
（ＤＺ）を有する半導体に関し、かつさらに特定すれ
ば、地形学的に整列した無欠陥領域を有するこのような
半導体に形成される電子装置に関する。
【０００２】
【従来の技術】当該技術分野において周知のように、現
在チョクラルスキー成長（ＣＺ）シリコン基板は、半導
体装置の製造に利用されている。これらのＣＺ成長シリ
コン基板は、典型的に１００万原子あたり（ｐｐｍａ）
２５〜３５部の酸素を含み、実質的にこれらすべてが、
格子間にあり、すなわちシリコン格子位置の間にある。
石英加工片（チョクラルスキーの結晶引き上げに使われ
るるつぼ）の使用によってプロセスに関する様式で半導
体材料内に導入されたこの酸素含有量は、結晶格子内の
不純物に対する格子欠陥核形成中心を生じるので、全く
望ましい。これらの核形成中心は、残留不純物の集中の
結果として、“内部ゲッタリング”として周知の精製効
果を提供する。しかしながらこの酸素含有量は、半導体
ウエーハの内部においてのみ有効である。ウエーハの表
面領域において、すなわち電子装置を形成する領域にお
いては、これらの酸素含有量は、かなりの妨害を引起こ
す。さらに特定すれば、装置を形成するために使われる
プロセスステップ、例えばこれに関連するエピタキシ
ー、ドーパント処理、酸化及び熱処理ステップの結果と
して、酸素中心は、沈積を形成する傾向を有し、かつし
たがって格子に応力を引起こし、その結果、他方におい
て電子装置の破損を生じる。それ故に数μｍの厚さの酸
素の欠乏した表面領域（すなわち無欠陥領域）を含むウ
エーハを使用することが望ましい。無欠陥領域（ＤＺ）
を製造するプロセスは、長い間周知である。例えば酸素
は、不活性ガスの雰囲気における炉において（例えば１
０００°Ｃないし１２００°Ｃの温度において）シリコ
ンウエーハを熱処理（例えば焼きなまし）することによ
って、表面から拡散させることができる。１０００°Ｃ
の温度でほぼ５時間の後に、酸素の拡散によるだけで達
成可能な無欠陥領域の層の厚さは、１０μｍ以上である
（ヒューバ、Ｄ；レッフル、Ｊ：Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｔｅｃｈｎ．、２６（８）、１９８３、第１８３
頁）。無欠陥領域を製造するその他の方法は、エピタキ
シャル成長層の利用を含む。どちらの場合にも（すなわ
ち熱焼きなまし及びエピタキシャル成長層）、ＤＺは、
基本的にシリコンウエーハの表面に対して平行である。
ＤＺに隣接して、酸素によって製造される内部ゲッタリ
ング位置を有する欠陥を有する酸素を含む領域がある。
ＤＺは、後に形成すべき電子装置が欠陥領域に達しない
ように、十分に深くなければならない。他方において、
ＤＺは、内部ゲッタリング位置が、装置領域に起こるこ
とがある酸素沈積、転位、堆積欠陥及びＦｅ、Ｃｕ、Ｎ
ｉ、Ｃｒ等のような金属のような汚染物のような結晶欠
陥に対して十分なゲッタリング効率を提供するために、
電子装置に十分に近付くように、できるだけ浅くする。
在チョクラルスキー成長（ＣＺ）シリコン基板は、半導
体装置の製造に利用されている。これらのＣＺ成長シリ
コン基板は、典型的に１００万原子あたり（ｐｐｍａ）
２５〜３５部の酸素を含み、実質的にこれらすべてが、
格子間にあり、すなわちシリコン格子位置の間にある。
石英加工片（チョクラルスキーの結晶引き上げに使われ
るるつぼ）の使用によってプロセスに関する様式で半導
体材料内に導入されたこの酸素含有量は、結晶格子内の
不純物に対する格子欠陥核形成中心を生じるので、全く
望ましい。これらの核形成中心は、残留不純物の集中の
結果として、“内部ゲッタリング”として周知の精製効
果を提供する。しかしながらこの酸素含有量は、半導体
ウエーハの内部においてのみ有効である。ウエーハの表
面領域において、すなわち電子装置を形成する領域にお
いては、これらの酸素含有量は、かなりの妨害を引起こ
す。さらに特定すれば、装置を形成するために使われる
プロセスステップ、例えばこれに関連するエピタキシ
ー、ドーパント処理、酸化及び熱処理ステップの結果と
して、酸素中心は、沈積を形成する傾向を有し、かつし
たがって格子に応力を引起こし、その結果、他方におい
て電子装置の破損を生じる。それ故に数μｍの厚さの酸
素の欠乏した表面領域（すなわち無欠陥領域）を含むウ
エーハを使用することが望ましい。無欠陥領域（ＤＺ）
を製造するプロセスは、長い間周知である。例えば酸素
は、不活性ガスの雰囲気における炉において（例えば１
０００°Ｃないし１２００°Ｃの温度において）シリコ
ンウエーハを熱処理（例えば焼きなまし）することによ
って、表面から拡散させることができる。１０００°Ｃ
の温度でほぼ５時間の後に、酸素の拡散によるだけで達
成可能な無欠陥領域の層の厚さは、１０μｍ以上である
（ヒューバ、Ｄ；レッフル、Ｊ：Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｔｅｃｈｎ．、２６（８）、１９８３、第１８３
頁）。無欠陥領域を製造するその他の方法は、エピタキ
シャル成長層の利用を含む。どちらの場合にも（すなわ
ち熱焼きなまし及びエピタキシャル成長層）、ＤＺは、
基本的にシリコンウエーハの表面に対して平行である。
ＤＺに隣接して、酸素によって製造される内部ゲッタリ
ング位置を有する欠陥を有する酸素を含む領域がある。
ＤＺは、後に形成すべき電子装置が欠陥領域に達しない
ように、十分に深くなければならない。他方において、
ＤＺは、内部ゲッタリング位置が、装置領域に起こるこ
とがある酸素沈積、転位、堆積欠陥及びＦｅ、Ｃｕ、Ｎ
ｉ、Ｃｒ等のような金属のような汚染物のような結晶欠
陥に対して十分なゲッタリング効率を提供するために、
電子装置に十分に近付くように、できるだけ浅くする。
【０００３】当該技術分野において周知のように、半導
体内に形成される１つのタイプの電子装置は、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）である。１つ
のタイプのＤＲＡＭは、電荷を蓄積するためにトレンチ
コンデンサを利用する。トレンチコンデンサは、装置表
面の寸法を減少し、かつそれによりスタックコンデンサ
に比較して集積密度を増加するために、シリコンウエー
ハの表面に垂直に形成される。典型的なトレンチコンデ
ンサは、７〜８μｍの深さにまで達することがある。装
置特性の変質又は完全な装置の破損を避けるために、ト
ランジスタ及びトレンチコンデンサ両方を含むウエーハ
表面の近くの全範囲は、実質的に前記の結晶欠陥を含ま
ないようにしなければならない。
体内に形成される１つのタイプの電子装置は、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）である。１つ
のタイプのＤＲＡＭは、電荷を蓄積するためにトレンチ
コンデンサを利用する。トレンチコンデンサは、装置表
面の寸法を減少し、かつそれによりスタックコンデンサ
に比較して集積密度を増加するために、シリコンウエー
ハの表面に垂直に形成される。典型的なトレンチコンデ
ンサは、７〜８μｍの深さにまで達することがある。装
置特性の変質又は完全な装置の破損を避けるために、ト
ランジスタ及びトレンチコンデンサ両方を含むウエーハ
表面の近くの全範囲は、実質的に前記の結晶欠陥を含ま
ないようにしなければならない。
【０００４】当該技術分野において周知のように、基本
的にウエーハ表面に対して平行にＤＺを形成するために
利用される現在の技術によれば、酸素沈積の速度は、ウ
エーハにわたって完全に均一というわけではない。１つ
のウエーハにおいてかつウエーハごとに種々の位置に関
する局所的なＤＺの深さは、統計的に分散する。さらに
特定すれば、初期の酸素濃度は、典型的にウエーハの中
心の近くよりもウエーハのエッジの近くにおいて高い。
例えばＤＺの深さは、ウエーハのある種の位置におい
て、とくにウエーハのエッジの近くにおいて８μｍのト
レンチコンデンサを収容するために、１０μｍに選択さ
れた場合、ＤＺは、高い確率で８μｍより小さい。その
結果、トレンチ構造の反応性イオンエッチング（ＲＩ
Ｅ）の間にスパイクを生じ、又はノード誘電体（すなわ
ちトレンチの壁を覆いかつコンデンサのために一方の電
極又はプレートを形成するトレンチ内のドーピングされ
た多結晶シリコンとコンデンサの第２の電極を形成する
ために使われるトレンチを覆う誘電体によって分離され
たシリコン基板におけるドーピングされた領域との間に
配置された誘電体）の劣化に通じるトレンチの近くにお
ける欠陥形成を生じることがある。酸素沈積及び転位ル
ープのような欠陥が、充電されたトレンチコンデンサの
あまりに近くに配置されていると、電荷の漏れが起こる
ことがあり、ＤＲＡＭセルトレンチコンデンサにおける
電荷に対する保持時間の重大な劣化に通じることがあ
る。
的にウエーハ表面に対して平行にＤＺを形成するために
利用される現在の技術によれば、酸素沈積の速度は、ウ
エーハにわたって完全に均一というわけではない。１つ
のウエーハにおいてかつウエーハごとに種々の位置に関
する局所的なＤＺの深さは、統計的に分散する。さらに
特定すれば、初期の酸素濃度は、典型的にウエーハの中
心の近くよりもウエーハのエッジの近くにおいて高い。
例えばＤＺの深さは、ウエーハのある種の位置におい
て、とくにウエーハのエッジの近くにおいて８μｍのト
レンチコンデンサを収容するために、１０μｍに選択さ
れた場合、ＤＺは、高い確率で８μｍより小さい。その
結果、トレンチ構造の反応性イオンエッチング（ＲＩ
Ｅ）の間にスパイクを生じ、又はノード誘電体（すなわ
ちトレンチの壁を覆いかつコンデンサのために一方の電
極又はプレートを形成するトレンチ内のドーピングされ
た多結晶シリコンとコンデンサの第２の電極を形成する
ために使われるトレンチを覆う誘電体によって分離され
たシリコン基板におけるドーピングされた領域との間に
配置された誘電体）の劣化に通じるトレンチの近くにお
ける欠陥形成を生じることがある。酸素沈積及び転位ル
ープのような欠陥が、充電されたトレンチコンデンサの
あまりに近くに配置されていると、電荷の漏れが起こる
ことがあり、ＤＲＡＭセルトレンチコンデンサにおける
電荷に対する保持時間の重大な劣化に通じることがあ
る。
【０００５】さらに現在の技術による高温拡散ステップ
によるＣＺウエーハ内のＤＺの形成のために、比較的多
くの熱予算（すなわち高い温度及び長い焼きなまし時
間）が必要である。例えばほぼ３０ｐｐｍａの初期格子
間酸素濃度を有するＣＺウエーハに対して、ほぼ１０μ
ｍの深さを有するＤＺの形成は、１１５０°Ｃでほぼ１
時間の熱処理を必要とするが、一方ほぼ２０μｍの深さ
を有するＤＺの形成は、１１５０°Ｃで少なくともほぼ
４ないし５時間を必要とする。さらに格子間酸素濃度
は、表面からの深さとともに単調に増加するので、トラ
ンジスタ又はコンデンサのような電子装置にあまりに近
くに配置されていると装置の特性を劣化することもある
酸素ミクロ沈積の数も、深さとともに増加する。換言す
れば、ＤＺの品質は、ウエーハ表面からの深さの増加と
ともに低下する。
によるＣＺウエーハ内のＤＺの形成のために、比較的多
くの熱予算（すなわち高い温度及び長い焼きなまし時
間）が必要である。例えばほぼ３０ｐｐｍａの初期格子
間酸素濃度を有するＣＺウエーハに対して、ほぼ１０μ
ｍの深さを有するＤＺの形成は、１１５０°Ｃでほぼ１
時間の熱処理を必要とするが、一方ほぼ２０μｍの深さ
を有するＤＺの形成は、１１５０°Ｃで少なくともほぼ
４ないし５時間を必要とする。さらに格子間酸素濃度
は、表面からの深さとともに単調に増加するので、トラ
ンジスタ又はコンデンサのような電子装置にあまりに近
くに配置されていると装置の特性を劣化することもある
酸素ミクロ沈積の数も、深さとともに増加する。換言す
れば、ＤＺの品質は、ウエーハ表面からの深さの増加と
ともに低下する。
【０００６】最初の数μｍのＤＺの品質は、ＤＺの形成
のための熱処理の間の表面の状態の結果である。水素又
は不活性ガスの雰囲気における焼きなまし（長い焼きな
まし時間における）は、結果として、１ｐｐｍａ以下の
ウエーハ表面における酸素濃度を生じることがある。利
用される典型的なプロセスは、１２００°Ｃで１時間に
わたる純粋な水素中における焼きなましを行なうもので
あり、その結果、ほぼ２０μｍのＤＺ深さを生じるが、
このプロセスのコストは比較的高いことがある。表面か
らの深さに関係なく高品質のＤＺを形成する１つの方法
は、ｐタイプシリコン基板上におけるｐ−タイプ導電エ
ピタキシャル層又はｎタイプシリコン基板上におけるｎ
−タイプエピタキシャル層のような、ＤＺシリコン表面
上におけるエピタキシャルシリコン層の成長である。エ
ピタキシャル層において、酸素の総合濃度は、焼きなま
ししないＣＺシリコン基板における典型的に３０ｐｐｍ
ａと比較して典型的に２ｐｐｍａ以下である。２〜３μ
ｍ以上の厚さを有するエピタキシャル層を有するウエー
ハの製造の高いコストのため、このようなウエーハは、
装置製造において希にしか使われない。２〜３μｍのよ
うな厚さのためにエピタキシャル層を有するウエーハを
製造するための追加的なコストは、通常のＣＺウエーハ
と比較して依然として比較的高い。しかしながらこの場
合、ＣＺ基板からの酸素は、装置製造プロセスの間にエ
ピタキシャル層内に拡散して、ウエーハ表面に近いＤＺ
の品質は、例えば水素焼きなまししたウエーハのものよ
りはっきりと良好なわけではない。さらにエピタキシャ
ル層が厚くなるほど、ますますゲッタリング位置は、装
置活性領域から遠くに動く。すなわちエピタキシャル層
におけるゲッタリング位置は、能動装置の形成される活
性領域の真下にあることが望ましい。しかしながらエピ
タキシャル層が厚くなるほど、ますますゲッタリング位
置は、活性位置から遠くに離れる。エピタキシャル層の
厚さも、転位伝搬にさらに影響を受けやすく、かつこの
ことは、エピタキシャル層が薄すぎると、歩留りの低下
に通じる。
のための熱処理の間の表面の状態の結果である。水素又
は不活性ガスの雰囲気における焼きなまし（長い焼きな
まし時間における）は、結果として、１ｐｐｍａ以下の
ウエーハ表面における酸素濃度を生じることがある。利
用される典型的なプロセスは、１２００°Ｃで１時間に
わたる純粋な水素中における焼きなましを行なうもので
あり、その結果、ほぼ２０μｍのＤＺ深さを生じるが、
このプロセスのコストは比較的高いことがある。表面か
らの深さに関係なく高品質のＤＺを形成する１つの方法
は、ｐタイプシリコン基板上におけるｐ−タイプ導電エ
ピタキシャル層又はｎタイプシリコン基板上におけるｎ
−タイプエピタキシャル層のような、ＤＺシリコン表面
上におけるエピタキシャルシリコン層の成長である。エ
ピタキシャル層において、酸素の総合濃度は、焼きなま
ししないＣＺシリコン基板における典型的に３０ｐｐｍ
ａと比較して典型的に２ｐｐｍａ以下である。２〜３μ
ｍ以上の厚さを有するエピタキシャル層を有するウエー
ハの製造の高いコストのため、このようなウエーハは、
装置製造において希にしか使われない。２〜３μｍのよ
うな厚さのためにエピタキシャル層を有するウエーハを
製造するための追加的なコストは、通常のＣＺウエーハ
と比較して依然として比較的高い。しかしながらこの場
合、ＣＺ基板からの酸素は、装置製造プロセスの間にエ
ピタキシャル層内に拡散して、ウエーハ表面に近いＤＺ
の品質は、例えば水素焼きなまししたウエーハのものよ
りはっきりと良好なわけではない。さらにエピタキシャ
ル層が厚くなるほど、ますますゲッタリング位置は、装
置活性領域から遠くに動く。すなわちエピタキシャル層
におけるゲッタリング位置は、能動装置の形成される活
性領域の真下にあることが望ましい。しかしながらエピ
タキシャル層が厚くなるほど、ますますゲッタリング位
置は、活性位置から遠くに離れる。エピタキシャル層の
厚さも、転位伝搬にさらに影響を受けやすく、かつこの
ことは、エピタキシャル層が薄すぎると、歩留りの低下
に通じる。
【０００７】
【発明が解決しようとする課題】本発明により、無欠陥
領域を形成するために半導体基板を処理するための方法
が提供される。
領域を形成するために半導体基板を処理するための方法
が提供される。
【０００８】
【課題を解決するための手段】方法は、基板表面に隣接
する基板領域に酸素濃縮部を有する半導体基板を提供す
ることを含んでいる。トレンチは、酸素濃縮部領域を通
るトレンチの側壁及び酸素濃縮部領域において終るトレ
ンチ底部を有する基板表面に形成される。トレンチの形
成に続いて、トレンチの側壁及び底部分は、このような
側壁及び底部分に隣接する領域内における酸素濃度を減
少し、かつトレンチの側壁及び底部分の回りに無欠陥領
域を形成するように処理される。
する基板領域に酸素濃縮部を有する半導体基板を提供す
ることを含んでいる。トレンチは、酸素濃縮部領域を通
るトレンチの側壁及び酸素濃縮部領域において終るトレ
ンチ底部を有する基板表面に形成される。トレンチの形
成に続いて、トレンチの側壁及び底部分は、このような
側壁及び底部分に隣接する領域内における酸素濃度を減
少し、かつトレンチの側壁及び底部分の回りに無欠陥領
域を形成するように処理される。
【０００９】このような方法によれば、トレンチの側壁
及び底部分は、酸素減少プロセスにさらされ、それによ
りこのような側壁及び底部分に直接隣接する（すなわち
接触する）無欠陥領域を形成し、それにより地形学的に
整列したＤＺ（すなわちＤＺはトレンチの輪郭に追従す
る）を製造する。
及び底部分は、酸素減少プロセスにさらされ、それによ
りこのような側壁及び底部分に直接隣接する（すなわち
接触する）無欠陥領域を形成し、それにより地形学的に
整列したＤＺ（すなわちＤＺはトレンチの輪郭に追従す
る）を製造する。
【００１０】本発明の別の特徴によれば、減少ステップ
は、領域内における酸素濃度を減少させるために基板を
加熱することを含む。
は、領域内における酸素濃度を減少させるために基板を
加熱することを含む。
【００１１】本発明の別の特徴によれば、ここに無欠陥
領域を形成するために、半導体基板を処理するための方
法が提供される。方法は、基板表面に堆積されたエピタ
キシャル層を有する半導体基板を提供することを含み、
かつこのような基板は、このような基板表面に隣接する
基板領域に酸素濃縮部を有する。トレンチは、基板表面
に形成される。トレンチの形成に続いて、領域において
酸素濃度が減少される。
領域を形成するために、半導体基板を処理するための方
法が提供される。方法は、基板表面に堆積されたエピタ
キシャル層を有する半導体基板を提供することを含み、
かつこのような基板は、このような基板表面に隣接する
基板領域に酸素濃縮部を有する。トレンチは、基板表面
に形成される。トレンチの形成に続いて、領域において
酸素濃度が減少される。
【００１２】本発明の別の特徴によれば、ここに無欠陥
領域を形成するために、半導体基板を処理するための方
法が提供される。方法は、このような基板表面に隣接す
る基板領域に酸素濃縮部を有する半導体基板を提供する
ことを含む。領域の第１の部分において酸素濃度は減少
され、領域のこのような第１の部分は、基板に隣接して
配置されている。トレンチは、基板表面に形成される。
トレンチの形成に続いて、トレンチ底部の下に配置され
た領域の部分において酸素濃度が減少される。
領域を形成するために、半導体基板を処理するための方
法が提供される。方法は、このような基板表面に隣接す
る基板領域に酸素濃縮部を有する半導体基板を提供する
ことを含む。領域の第１の部分において酸素濃度は減少
され、領域のこのような第１の部分は、基板に隣接して
配置されている。トレンチは、基板表面に形成される。
トレンチの形成に続いて、トレンチ底部の下に配置され
た領域の部分において酸素濃度が減少される。
【００１３】
【実施例】本発明のこれら及びその他の特徴は、添付の
図面とともに行なわれる次の詳細な説明を読めば、さら
に容易に明らかになるであろう。
図面とともに行なわれる次の詳細な説明を読めば、さら
に容易に明らかになるであろう。
【００１４】図１によれば、半導体基板１０、ここでは
チョクラルスキー成長シリコンウエーハから形成された
シリコン基板が示されている。基板１０は、このような
基板の上面に隣接する基板領域に酸素濃縮部を有するこ
とに注意する。
チョクラルスキー成長シリコンウエーハから形成された
シリコン基板が示されている。基板１０は、このような
基板の上面に隣接する基板領域に酸素濃縮部を有するこ
とに注意する。
【００１５】次に図２に示すように、なんらかの通常の
フォトリソグラフィーの及び深いトレンチエッチングの
プロセスを利用して、基板１０の上面１６にトレンチ１
４がエッチングされる。トレンチ１４は、酸素濃縮部領
域を通る側壁１８、及び酸素濃縮部領域において終る底
部分２０を有することに注意する。ここではトレンチ１
４の底部分２０は、基板１０の上面１６から例えば７〜
８μｍの深さにある。
フォトリソグラフィーの及び深いトレンチエッチングの
プロセスを利用して、基板１０の上面１６にトレンチ１
４がエッチングされる。トレンチ１４は、酸素濃縮部領
域を通る側壁１８、及び酸素濃縮部領域において終る底
部分２０を有することに注意する。ここではトレンチ１
４の底部分２０は、基板１０の上面１６から例えば７〜
８μｍの深さにある。
【００１６】さらに特定すれば、通常のプロセスを利用
して、シリコン基板１０の表面上にシリコン酸化物（す
なわちパッド酸化物）層１９が形成されている。それか
らシリコン酸化物層１９上にシリコン窒化物層２１が形
成されている。図示しないハードマスク層（ＢＳＧ又は
ＴＥＯＳのような）が、シリコン窒化物層２１上に堆積
される。図示しない反射防止層（ＡＲＣ）が、ハードマ
スク層上に形成される。図示しないフォトレジストは、
ＡＲＣ上に取付けられ、かつトレンチ１４をエッチング
すべき開口を形成するために、リソグラフィーによって
パターニングされる。それからトレンチは、ハードマス
ク内にエッチングされ、かつフォトレジストは、それか
ら引きはがされる。エッチングされたハードマスクは、
シリコン１０内へのトレンチ１４のエッチングを可能に
するためにマスクとして利用される。それからハードマ
スクは、ウエットエッチングを利用して引きはがされ
る。その結果生じる構造が、図２に示されている。
して、シリコン基板１０の表面上にシリコン酸化物（す
なわちパッド酸化物）層１９が形成されている。それか
らシリコン酸化物層１９上にシリコン窒化物層２１が形
成されている。図示しないハードマスク層（ＢＳＧ又は
ＴＥＯＳのような）が、シリコン窒化物層２１上に堆積
される。図示しない反射防止層（ＡＲＣ）が、ハードマ
スク層上に形成される。図示しないフォトレジストは、
ＡＲＣ上に取付けられ、かつトレンチ１４をエッチング
すべき開口を形成するために、リソグラフィーによって
パターニングされる。それからトレンチは、ハードマス
ク内にエッチングされ、かつフォトレジストは、それか
ら引きはがされる。エッチングされたハードマスクは、
シリコン１０内へのトレンチ１４のエッチングを可能に
するためにマスクとして利用される。それからハードマ
スクは、ウエットエッチングを利用して引きはがされ
る。その結果生じる構造が、図２に示されている。
【００１７】次に、すなわちトレンチ１４の形成の後
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接するＤＺ
領域２２内における酸素濃度を減少させるように処理さ
れ、かつ図３に示すように、ＤＺ２２は、トレンチ１４
の側壁１８及び底部分２０に隣接して配置され、欠陥領
域２４は、ＤＺ２２に隣接して配置されている。すなわ
ち無欠陥領域２２は、トレンチ１４の側壁１８と底部分
２０の回りに配置されている。このような方法によっ
て、トレンチ１４の側壁１８及び底部分２０は、酸素減
少プロセスにさらされ、それによりこのような側壁１８
及び底部分２０に直接隣接して（すなわち接して）無欠
陥領域（ＤＺ）２２を形成し、それにより地形学的に整
列したＤＺ２２を製造する（すなわちＤＺ２２は、トレ
ンチの輪郭に追従する）。
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接するＤＺ
領域２２内における酸素濃度を減少させるように処理さ
れ、かつ図３に示すように、ＤＺ２２は、トレンチ１４
の側壁１８及び底部分２０に隣接して配置され、欠陥領
域２４は、ＤＺ２２に隣接して配置されている。すなわ
ち無欠陥領域２２は、トレンチ１４の側壁１８と底部分
２０の回りに配置されている。このような方法によっ
て、トレンチ１４の側壁１８及び底部分２０は、酸素減
少プロセスにさらされ、それによりこのような側壁１８
及び底部分２０に直接隣接して（すなわち接して）無欠
陥領域（ＤＺ）２２を形成し、それにより地形学的に整
列したＤＺ２２を製造する（すなわちＤＺ２２は、トレ
ンチの輪郭に追従する）。
【００１８】さらに特定すれば、ここでは基板１０は、
ほぼ３〜５μｍのＤＺ２２を製造するために例えば毎分
７０°Ｃのランプ速度を有する通常の又は有利には高速
熱処理によってバッチ炉を利用して、水素又は窒素又は
アルゴンの雰囲気において３０分間にわたって１０００
°Ｃの温度に加熱される。別の例は、アルゴン、水素又
は窒素中における２分間あたり１１００°Ｃ〜１２００
°Ｃのような、典型的な単一ウエーハ急速熱処理（ＲＴ
Ｐ）シーケンスの利用である。別のなんらかのＤＺ２２
製造プロセスを利用してもよい。いずれにせよトレンチ
１４の側壁１８及び底部分２０は、直接熱処理にさらさ
れるので、ＤＺ２２は、側壁１８及び底部分２０に沿っ
て（すなわち接して）形成され、それにより次の利点を
提供することに注意する：（１）トレンチ１４形成によ
るウエーハ１０と比較して一層わずかな熱予算のＤＺ２
２形成プロセス、すなわちさらに短い焼きなまし時間、
さらに低い温度、増強した表面積のためコストの減少；
（２）トレンチ底部においてさえ地形学的に整列したＤ
Ｚ２２、したがって高品質の欠陥のないＤＺ２２；一層
良好な誘電体信頼性、トレンチ１４からの減少した電荷
漏れ（これは、薄いノード誘電体（＜５μｍの厚さ）に
とってとくに重要である；トレンチエッチングの後の焼
きなましは、エッチングによる汚染と損傷を両方とも除
去し、かつ酸素を拡散流出し、その結果、後にノード誘
電体を形成すべきトレンチ表面における酸素に関するミ
クロ欠陥を除去する）；及び（３）ゲッタリング位置が
トランジスタのような能動装置から近い（がいぜんとし
て十分な）距離にあるので、さらに効率的な内部ゲッタ
リング；及びとくに良好なゲート酸化物完全性。
ほぼ３〜５μｍのＤＺ２２を製造するために例えば毎分
７０°Ｃのランプ速度を有する通常の又は有利には高速
熱処理によってバッチ炉を利用して、水素又は窒素又は
アルゴンの雰囲気において３０分間にわたって１０００
°Ｃの温度に加熱される。別の例は、アルゴン、水素又
は窒素中における２分間あたり１１００°Ｃ〜１２００
°Ｃのような、典型的な単一ウエーハ急速熱処理（ＲＴ
Ｐ）シーケンスの利用である。別のなんらかのＤＺ２２
製造プロセスを利用してもよい。いずれにせよトレンチ
１４の側壁１８及び底部分２０は、直接熱処理にさらさ
れるので、ＤＺ２２は、側壁１８及び底部分２０に沿っ
て（すなわち接して）形成され、それにより次の利点を
提供することに注意する：（１）トレンチ１４形成によ
るウエーハ１０と比較して一層わずかな熱予算のＤＺ２
２形成プロセス、すなわちさらに短い焼きなまし時間、
さらに低い温度、増強した表面積のためコストの減少；
（２）トレンチ底部においてさえ地形学的に整列したＤ
Ｚ２２、したがって高品質の欠陥のないＤＺ２２；一層
良好な誘電体信頼性、トレンチ１４からの減少した電荷
漏れ（これは、薄いノード誘電体（＜５μｍの厚さ）に
とってとくに重要である；トレンチエッチングの後の焼
きなましは、エッチングによる汚染と損傷を両方とも除
去し、かつ酸素を拡散流出し、その結果、後にノード誘
電体を形成すべきトレンチ表面における酸素に関するミ
クロ欠陥を除去する）；及び（３）ゲッタリング位置が
トランジスタのような能動装置から近い（がいぜんとし
て十分な）距離にあるので、さらに効率的な内部ゲッタ
リング；及びとくに良好なゲート酸化物完全性。
【００１９】前記のように、ＤＺ２２の形成は、ほぼ３
〜５μｍのＤＺ２２を製造するために例えば毎分７０°
Ｃのランプ速度を有する通常の又は有利には高速熱処理
によってバッチ炉を利用して、水素又は窒素又はアルゴ
ンの雰囲気において３０分間にわたって１０００°Ｃの
温度に構造を加熱することによって行なってもよい。こ
のようなＤＺ２２形成の後に、沈積核形成及び成長焼き
なましは、同じ炉の中で行なうことができる。したがっ
て図４によれば、温度対時間の輪郭が示されている。す
なわちＤＺ２２形成の後に、２つの又は多重のステップ
の焼きなましを、８００°Ｃ以下のような低い温度で第
１の核形成酸素沈積に対して行なってもよく、かつ続い
て１０００°Ｃのようなそれより高い温度で酸素沈積を
成長させることができる。
〜５μｍのＤＺ２２を製造するために例えば毎分７０°
Ｃのランプ速度を有する通常の又は有利には高速熱処理
によってバッチ炉を利用して、水素又は窒素又はアルゴ
ンの雰囲気において３０分間にわたって１０００°Ｃの
温度に構造を加熱することによって行なってもよい。こ
のようなＤＺ２２形成の後に、沈積核形成及び成長焼き
なましは、同じ炉の中で行なうことができる。したがっ
て図４によれば、温度対時間の輪郭が示されている。す
なわちＤＺ２２形成の後に、２つの又は多重のステップ
の焼きなましを、８００°Ｃ以下のような低い温度で第
１の核形成酸素沈積に対して行なってもよく、かつ続い
て１０００°Ｃのようなそれより高い温度で酸素沈積を
成長させることができる。
【００２０】第１にＤＺ２２は、毎分５０°Ｃのランプ
速度で１０００°Ｃまで炉温度をランプ上昇することに
よって形成される。温度は、３０分にわたって１０００
°Ｃに維持される。それから構造は、酸化沈積核形成を
行なうように処理される。さらに特定すれば、それから
炉の温度は、６０分にわたって５５０°Ｃまで下げら
れ、かつそれから毎分５〜１０°Ｃの速度で７００°Ｃ
まで上昇される。次に沈積成長プロセスが行なわれ、こ
こでは炉の温度は、毎分５〜１０°Ｃのランプ速度で１
〜５時間にわたって７００°Ｃから１０００°Ｃまで上
昇される。選択的に沈積は、後続の堆積及び焼きなまし
／酸化又は窒化ステップの間に自動的に形成することが
できる。
速度で１０００°Ｃまで炉温度をランプ上昇することに
よって形成される。温度は、３０分にわたって１０００
°Ｃに維持される。それから構造は、酸化沈積核形成を
行なうように処理される。さらに特定すれば、それから
炉の温度は、６０分にわたって５５０°Ｃまで下げら
れ、かつそれから毎分５〜１０°Ｃの速度で７００°Ｃ
まで上昇される。次に沈積成長プロセスが行なわれ、こ
こでは炉の温度は、毎分５〜１０°Ｃのランプ速度で１
〜５時間にわたって７００°Ｃから１０００°Ｃまで上
昇される。選択的に沈積は、後続の堆積及び焼きなまし
／酸化又は窒化ステップの間に自動的に形成することが
できる。
【００２１】それから構造は、例えば図５に示すよう
に、トレンチコンデンサＤＲＡＭセルを形成するために
なんらかの通常の様式で処理され、ＤＺ２２と欠陥領域
２４との間の境界は、破線２６によって示されている。
に、トレンチコンデンサＤＲＡＭセルを形成するために
なんらかの通常の様式で処理され、ＤＺ２２と欠陥領域
２４との間の境界は、破線２６によって示されている。
【００２２】この時、図６によれば、ここでは図１に示
す基板１０のようなＣＺ基板１０が設けられている。し
かしここでは基板１０は、その上面１６に形成されたエ
ピタキシャル層３０を有する。ここではエピタキシャル
層３０は、０．５〜３μｍの厚さを有するように形成さ
れており、かつこれは、１ｐｐｍａよりわずかな酸素を
含み、したがって高品質の浅いＤＺを提供する（すなわ
ち優れたゲート酸化物の完全性）。
す基板１０のようなＣＺ基板１０が設けられている。し
かしここでは基板１０は、その上面１６に形成されたエ
ピタキシャル層３０を有する。ここではエピタキシャル
層３０は、０．５〜３μｍの厚さを有するように形成さ
れており、かつこれは、１ｐｐｍａよりわずかな酸素を
含み、したがって高品質の浅いＤＺを提供する（すなわ
ち優れたゲート酸化物の完全性）。
【００２３】次に図７に示すようなトレンチ１４は、図
１ないし３に関連して前に説明したなんらかの通常のフ
ォトリソグラフィープロセスを利用して、エピタキシャ
ル層３０を通してかつ基板１０の上面１６内にエッチン
グされる。トレンチ１４が、再び酸素濃度領域を通る側
壁１８、及び酸素濃縮部領域内において終る底部分２０
を有することに注意する。ここでは再びトレンチ１４の
底２０は、基板１０の上面１６から７〜８μｍの深さの
ところにある。
１ないし３に関連して前に説明したなんらかの通常のフ
ォトリソグラフィープロセスを利用して、エピタキシャ
ル層３０を通してかつ基板１０の上面１６内にエッチン
グされる。トレンチ１４が、再び酸素濃度領域を通る側
壁１８、及び酸素濃縮部領域内において終る底部分２０
を有することに注意する。ここでは再びトレンチ１４の
底２０は、基板１０の上面１６から７〜８μｍの深さの
ところにある。
【００２４】次に、すなわちトレンチ１４の形成の後
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接する領域
内における酸素濃度を減少させるように処置され、かつ
図８に指摘するように、ＤＺ２２は、トレンチ１４の側
壁１８及び底部分２０に隣接して配置され、欠陥領域２
４は、ＤＺ２２に隣接して配置されている（ＤＺ２２と
領域２４との間の境界は、破線２６によって示されてい
る）。エピタキシャル層１６堆積の前に、天然の酸化物
を除去するために必要な高い温度における水素予備処理
が、ＣＺ基板１０に追加的なＤＺを形成し、かつさもな
ければ後の処理ステップにおいて成長しかつトレンチエ
ッチングにおいてスパイクになることがある小さな酸素
沈積を解消することに注意する。
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接する領域
内における酸素濃度を減少させるように処置され、かつ
図８に指摘するように、ＤＺ２２は、トレンチ１４の側
壁１８及び底部分２０に隣接して配置され、欠陥領域２
４は、ＤＺ２２に隣接して配置されている（ＤＺ２２と
領域２４との間の境界は、破線２６によって示されてい
る）。エピタキシャル層１６堆積の前に、天然の酸化物
を除去するために必要な高い温度における水素予備処理
が、ＣＺ基板１０に追加的なＤＺを形成し、かつさもな
ければ後の処理ステップにおいて成長しかつトレンチエ
ッチングにおいてスパイクになることがある小さな酸素
沈積を解消することに注意する。
【００２５】今度は図９によれば、ここには図１に示し
た基板１０のようなＣＺ基板１０が設けられている。し
かしここでは基板１０は、その上面１６に沿って浅いＤ
Ｚ３２を形成するように処理されている。例えば毎分２
０〜１００°Ｃのランプ速度を利用して、３０分にわた
って１０００°Ｃのような窒素又は酸素中における焼き
なましが行なわれる。３０分にわたる１１００°Ｃの温
度でも、浅いＤＺ３２を形成するために十分であること
があるが、水素又はアルゴン中における焼きなましは、
基板１０表面１６に近い低い酸素濃度、及びさらに良好
なゲート酸化物完全性に通じる。この第１の無欠陥焼き
なましは、水素又はアルゴンの環境において行なわれる
場合、トレンチエッチングにおけるスパイク形成の回避
に同様な効果を及ぼし、かつエピタキシャル層３０（図
６〜３Ｄ）を利用するよりも著しくわずかな費用しかか
からない。さらにこれは、エピタキシャルシリコン層３
０と基板１０との間の境界面において、転位形成の危険
を排除する。
た基板１０のようなＣＺ基板１０が設けられている。し
かしここでは基板１０は、その上面１６に沿って浅いＤ
Ｚ３２を形成するように処理されている。例えば毎分２
０〜１００°Ｃのランプ速度を利用して、３０分にわた
って１０００°Ｃのような窒素又は酸素中における焼き
なましが行なわれる。３０分にわたる１１００°Ｃの温
度でも、浅いＤＺ３２を形成するために十分であること
があるが、水素又はアルゴン中における焼きなましは、
基板１０表面１６に近い低い酸素濃度、及びさらに良好
なゲート酸化物完全性に通じる。この第１の無欠陥焼き
なましは、水素又はアルゴンの環境において行なわれる
場合、トレンチエッチングにおけるスパイク形成の回避
に同様な効果を及ぼし、かつエピタキシャル層３０（図
６〜３Ｄ）を利用するよりも著しくわずかな費用しかか
からない。さらにこれは、エピタキシャルシリコン層３
０と基板１０との間の境界面において、転位形成の危険
を排除する。
【００２６】次に図１０に示すようにトレンチ１４は、
図１〜３に関連して前に説明したなんらかの通常のフォ
トリソグラフィープロセスを利用して、第１の浅いＤＺ
３２を通しかつ基板１０のその下方の部分にエッチング
される。トレンチ１４が、再び基板１０の酸素濃縮部領
域を通る側壁１８、及び酸素濃縮部領域において終る底
部分を有することに注意する。ここでは再びトレンチ１
４の底部２０は、基板１０の上面１６から７〜８μｍの
深さにある。
図１〜３に関連して前に説明したなんらかの通常のフォ
トリソグラフィープロセスを利用して、第１の浅いＤＺ
３２を通しかつ基板１０のその下方の部分にエッチング
される。トレンチ１４が、再び基板１０の酸素濃縮部領
域を通る側壁１８、及び酸素濃縮部領域において終る底
部分を有することに注意する。ここでは再びトレンチ１
４の底部２０は、基板１０の上面１６から７〜８μｍの
深さにある。
【００２７】次に、すなわちトレンチ１４の形成の後
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接するＤＺ
２２内における酸素濃度を減少させるように処理され、
かつ図１１に示すようにＤＺ２２は、トレンチ１４の側
壁１８及び底部分２０に隣接して配置され、欠陥領域２
４は、ＤＺ２２に隣接して配置され、その間にある境界
は、破線２６によって示されている。
に、構造は、内部ゲッタリングを提供するために無欠陥
領域２２及び欠陥領域２４を形成するように処理され
る。すなわちトレンチ１４の側壁１８及び底部分２０
は、このような側壁１８及び底部分２０に隣接するＤＺ
２２内における酸素濃度を減少させるように処理され、
かつ図１１に示すようにＤＺ２２は、トレンチ１４の側
壁１８及び底部分２０に隣接して配置され、欠陥領域２
４は、ＤＺ２２に隣接して配置され、その間にある境界
は、破線２６によって示されている。
【００２８】トレンチ１４形成の後に行なわれる焼きな
ましの場合、この焼きなましも、トレンチエッチングに
よる損傷と汚染を除去する。それ故に水素又はアルゴン
のような環境は、天然の酸化物及び汚染を除去しない窒
素又は酸素のような環境に対して有利である。
ましの場合、この焼きなましも、トレンチエッチングに
よる損傷と汚染を除去する。それ故に水素又はアルゴン
のような環境は、天然の酸化物及び汚染を除去しない窒
素又は酸素のような環境に対して有利である。
【００２９】添付特許請求の範囲の精神及び権利範囲内
に、別の実施例がある。例えば現代の装置の製造におけ
る熱予算の連続的な減少により、熱処理ステップは、効
果的な内部ゲッタリングのために十分な数の沈積を成長
させるために十分でなくともよい。したがって沈積核形
成ステップは、１時間にわたる７００°Ｃの温度が続く
１時間にわたる５５０°Ｃの温度におけるものでよい。
さらに選択的な沈積核形成及び成長により、又はその代
わりに装置製造における後続の熱処理の間に沈積の核形
成及び成長を行なうことによって、地形学的に整列した
無欠陥領域を有するトレンチコンデンサＤＲＡＭセル
は、通常のプロセスにしたがってセルを完成した後に達
成される。
に、別の実施例がある。例えば現代の装置の製造におけ
る熱予算の連続的な減少により、熱処理ステップは、効
果的な内部ゲッタリングのために十分な数の沈積を成長
させるために十分でなくともよい。したがって沈積核形
成ステップは、１時間にわたる７００°Ｃの温度が続く
１時間にわたる５５０°Ｃの温度におけるものでよい。
さらに選択的な沈積核形成及び成長により、又はその代
わりに装置製造における後続の熱処理の間に沈積の核形
成及び成長を行なうことによって、地形学的に整列した
無欠陥領域を有するトレンチコンデンサＤＲＡＭセル
は、通常のプロセスにしたがってセルを完成した後に達
成される。
【図１】チョクラルスキー成長シリコンウエーハから形
成されたシリコン基板を示す図。
成されたシリコン基板を示す図。
【図２】通常のフォトリソグラフィー及び深いトレンチ
エッチングのプロセスを利用して、図１の基板にトレン
チがエッチングされたことを示す図。
エッチングのプロセスを利用して、図１の基板にトレン
チがエッチングされたことを示す図。
【図３】無欠陥領域がトレンチの側壁及び底部分に隣接
して配置され、欠陥領域が無欠陥領域に隣接して配置さ
れた図２の基板を示す図。
して配置され、欠陥領域が無欠陥領域に隣接して配置さ
れた図２の基板を示す図。
【図４】本発明の処理での温度対時間の輪郭を示す図。
【図５】トレンチコンデンサＤＲＡＭセルを形成するた
めに通常の様式で処理されている構造を示し、その際、
ＤＺと欠陥領域との間の境界が破線によって示されてい
る図。
めに通常の様式で処理されている構造を示し、その際、
ＤＺと欠陥領域との間の境界が破線によって示されてい
る図。
【図６】上面にエピタキシャル層を有するＣＺ基板を示
す図。
す図。
【図７】通常のフォトリソグラフィープロセスを利用し
て、エピタキシャル層を通して図６の基板にトレンチが
エッチングされたことを示す図。
て、エピタキシャル層を通して図６の基板にトレンチが
エッチングされたことを示す図。
【図８】ＤＺがトレンチの側壁及び底部分に隣接して配
置され、欠陥領域がＤＺに隣接して配置された図７の基
板を示す図。
置され、欠陥領域がＤＺに隣接して配置された図７の基
板を示す図。
【図９】上面に浅いＤＺが形成されているＣＺ基板を示
す図。
す図。
【図１０】通常のフォトリソグラフィープロセスを利用
して、第１の浅いＤＺ３２を通してトレンチ１４がエッ
チングされた図９の基板を示す図。
して、第１の浅いＤＺ３２を通してトレンチ１４がエッ
チングされた図９の基板を示す図。
【図１１】ＤＺがトレンチの側壁及び底部分に隣接して
配置され、欠陥領域２４がＤＺに隣接して配置された図
１０の基板を示す図。
配置され、欠陥領域２４がＤＺに隣接して配置された図
１０の基板を示す図。
１０ 基板、 １４ トレンチ、 １６ 上面、 １８
側壁、 １９ シリコン酸化物層、 ２０ 底部分、
２２ 無欠陥領域、 ２４ 欠陥領域、 ３０ エピ
タキシャル層、 ３２ 無欠陥領域
側壁、 １９ シリコン酸化物層、 ２０ 底部分、
２２ 無欠陥領域、 ２４ 欠陥領域、 ３０ エピ
タキシャル層、 ３２ 無欠陥領域
Claims (21)
- 【請求項１】 基板表面にトレンチを形成し；かつトレ
ンチの形成に続いて、基板表面に隣接する領域内におけ
る酸素濃度を減少させることを特徴とする、基板表面に
隣接する基板領域に酸素濃縮部を有する半導体基板の処
理法。 - 【請求項２】 基板を加熱して領域内における酸素濃度
を減少させることからなる減少ステップを含む、請求項
１に記載の方法。 - 【請求項３】 トレンチ形成ステップが、該領域を通し
てトレンチを形成することを含み、かつ減少ステップ
が、トレンチ底部の下方の領域部において酸素濃度を減
少させることを含む、請求項２に記載の方法。 - 【請求項４】 基板を加熱してトレンチ底部の下方の領
域部内の酸素濃度を減少させることからなる減少ステッ
プを含む、請求項３に記載の方法。 - 【請求項５】 トレンチの形成前にエピタキシャル層の
形成を含む、請求項１に記載の方法。 - 【請求項６】 トレンチの形成前にエピタキシャル層の
形成を含む、請求項２に記載の方法。 - 【請求項７】 トレンチの形成前にエピタキシャル層の
形成を含む、請求項３に記載の方法。 - 【請求項８】 トレンチの形成前にエピタキシャル層の
形成を含む、請求項４に記載の方法。 - 【請求項９】 追加的に、トレンチの形成前に該領域の
第１の部分内における酸素濃度を減少させることを含
み、その際、領域のこのような第１の部分は基板に隣接
して配置されており、かつ初めに述べた酸素の減少部は
トレンチ底部の下方に配置された領域部にある、請求項
１に記載の方法。 - 【請求項１０】 基板を加熱して領域内の酸素濃度を減
少させることからなる減少ステップを含む、請求項９に
記載の方法。 - 【請求項１１】 トレンチ形成ステップが該領域を通し
てトレンチを形成することを含み、かつ減少ステップが
トレンチ底部の下方の領域部において酸素濃度を減少さ
せることを含む、請求項１０に記載の方法。 - 【請求項１２】 基板を加熱してトレンチ底部の下方の
領域部内の酸素濃度を減少させることからなる減少ステ
ップを含む、請求項１１に記載の方法。 - 【請求項１３】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項９に記載の方法。 - 【請求項１４】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項１０に記載の方法。 - 【請求項１５】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項１１に記載の方法。 - 【請求項１６】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項１２に記載の方法。 - 【請求項１７】 基板表面に隣接する基板領域に酸素濃
縮部を有する半導体基板を用意し；酸素濃縮部領域を通
るトレンチ側壁及び酸素濃縮部領域において終了するト
レンチ底部を有するトレンチを基板表面に形成し；かつ
トレンチの形成に続いて、トレンチの側壁及び底部分を
処理して、このような側壁及び底部分に隣接する領域内
の酸素濃度を減少させることを特徴とする、無欠陥領域
を形成するために半導体基板を処理する方法。 - 【請求項１８】 基板を加熱して、該領域内の酸素濃度
を減少させることからなる減少ステップを含む、請求項
１７に記載の方法。 - 【請求項１９】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項１７に記載の方法。 - 【請求項２０】 トレンチの形成前にエピタキシャル層
の形成を含む、請求項１８に記載の方法。 - 【請求項２１】 追加的に、トレンチの形成前に該領域
の第１の部分内における酸素濃度を減少させることを含
み、その際、領域のこのような第１の部分は基板に隣接
して配置されており、かつ初めに述べた酸素の減少部は
トレンチ底部の下方に配置された領域部にある、請求項
１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/093,796 US6040211A (en) | 1998-06-09 | 1998-06-09 | Semiconductors having defect denuded zones |
| US09/093796 | 1998-06-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082804A true JP2000082804A (ja) | 2000-03-21 |
Family
ID=22240774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11159867A Withdrawn JP2000082804A (ja) | 1998-06-09 | 1999-06-07 | 無欠陥領域を有する半導体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6040211A (ja) |
| EP (1) | EP0964444A3 (ja) |
| JP (1) | JP2000082804A (ja) |
| KR (1) | KR100647940B1 (ja) |
| CN (1) | CN1239317A (ja) |
| TW (1) | TW418486B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156973A (ja) * | 2004-10-25 | 2006-06-15 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406982B2 (en) | 2000-06-05 | 2002-06-18 | Denso Corporation | Method of improving epitaxially-filled trench by smoothing trench prior to filling |
| JP2002184779A (ja) | 2000-12-13 | 2002-06-28 | Shin Etsu Handotai Co Ltd | アニールウェーハの製造方法及びアニールウェーハ |
| TW508696B (en) * | 2001-11-06 | 2002-11-01 | Nanya Technology Corp | Method for etching of mask layer and passivation layer of metal contact windows |
| US6583024B1 (en) | 2001-12-06 | 2003-06-24 | Seh America, Inc. | High resistivity silicon wafer with thick epitaxial layer and method of producing same |
| US20040259321A1 (en) * | 2003-06-19 | 2004-12-23 | Mehran Aminzadeh | Reducing processing induced stress |
| CN100503755C (zh) * | 2003-09-02 | 2009-06-24 | 永记造漆工业股份有限公司 | 可硬化且形成压花的涂料组成物 |
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| KR100668509B1 (ko) * | 2005-06-10 | 2007-01-12 | 주식회사 하이닉스반도체 | 비대칭 스텝구조의 게이트를 갖는 반도체소자의 제조 방법 |
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| US9064823B2 (en) * | 2013-03-13 | 2015-06-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for qualifying a semiconductor wafer for subsequent processing |
| US10141413B2 (en) | 2013-03-13 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer strength by control of uniformity of edge bulk micro defects |
| KR102428659B1 (ko) * | 2015-08-24 | 2022-08-04 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR20200137260A (ko) * | 2019-05-29 | 2020-12-09 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
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| JPH0642486B2 (ja) * | 1987-12-28 | 1994-06-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP0536790B1 (en) * | 1991-10-11 | 2004-03-03 | Canon Kabushiki Kaisha | Method for producing semiconductor articles |
| KR960004443B1 (ko) * | 1992-03-19 | 1996-04-03 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치 및 그 제조방법 |
| US5573973A (en) * | 1993-03-19 | 1996-11-12 | National Semiconductor Corporation | Integrated circuit having a diamond thin film trench arrangement as a component thereof and method |
| US5757063A (en) * | 1994-03-25 | 1998-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device having an extrinsic gettering film |
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| US5893735A (en) * | 1996-02-22 | 1999-04-13 | Siemens Aktiengesellschaft | Three-dimensional device layout with sub-groundrule features |
| TW300214B (en) * | 1996-06-06 | 1997-03-11 | Sanfu Chemical Co Ltd | Method for preparing cyclohexylamine |
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-
1998
- 1998-06-09 US US09/093,796 patent/US6040211A/en not_active Expired - Lifetime
-
1999
- 1999-04-30 EP EP99108456A patent/EP0964444A3/en not_active Ceased
- 1999-05-13 TW TW088107750A patent/TW418486B/zh not_active IP Right Cessation
- 1999-06-07 JP JP11159867A patent/JP2000082804A/ja not_active Withdrawn
- 1999-06-08 KR KR1019990021094A patent/KR100647940B1/ko not_active IP Right Cessation
- 1999-06-09 CN CN99107197A patent/CN1239317A/zh active Pending
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| Publication number | Publication date |
|---|---|
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| CN1239317A (zh) | 1999-12-22 |
| EP0964444A2 (en) | 1999-12-15 |
| EP0964444A3 (en) | 2004-11-10 |
| KR100647940B1 (ko) | 2006-11-17 |
| US6040211A (en) | 2000-03-21 |
| TW418486B (en) | 2001-01-11 |
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