KR100647940B1 - 무결함 영역을 가진 반도체 - Google Patents
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Abstract
본 발명은 내부에 무결함 영역을 가진 반도체 기판을 제조하는 방법에 관한 것이다. 이러한 방법은 기판 표면에 인접한 기판 영역내에 산소가 농축되는 반도체 기판을 제공하는 단계를 포함한다. 트렌치가 기판 표면내에 형성된다. 트렌치 형성 이후에, 상기 영역내에서 산소 농축을 감소시키는 단계를 포함한다.
산소 감소 단계는 기판을 가열하여 상기 영역내에서 산소 농축을 감소시킨다. 트렌치 형성 단계는 상기 영역을 통해 트렌치를 형성하고, 산소 감소 단계는 트렌치 기저부의 하부 영역의 일부에서 산소 농축을 감소시킨다. 산소 감소 단계는 기판을 가열하여 트렌치 기저부의 하부 영역의 일부내에서 산소 농축을 감소시킨다. 산소 농축을 감소시키는 것은 트렌치 형성 이전에 상기 영역의 제 1 부분에서 가장먼저 발생하고, 이러한 제 1 부분은 기판에 접촉하여 위치한다. 이러한 방법으로, 트렌치의 측벽과 기저부가 산소 감소 처리에 노출되어 이러한 측벽과 기저부에 바로 인접(접촉)하는 무결함 영역을 형성하고 이에 의해 토포그래피-정렬된 DZ(즉, DZ는 트렌치 형상을 따른다)을 형성한다.
Description
도 1a 내지 도 1c는 본 발명의 일 실시예에 따라 트렌치 부근에 무결함 영역을 가진 트렌치를 형성하기 위한 제조의 여러 단계에서의 산소가 농축되는 반도체 기판의 개략 단면도이다.
도 1d는 본 발명에 따른 무결함 영역을 형성하는데 사용되는 공정 온도 대 시간의 그래프이다.
도 2는 본 발명에 따라 커패시터 부근에 무결함 영역이 형성된 DRAM 셀의 개략 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따라 트렌치 부근에 무결함 영역을 가진 트렌치를 형성하기 위한 제조의 여러 단계에서 산소가 농축되는 반도체 기판의 개략 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라 트렌치 부근에 무결함 영역을 가진 트렌치를 형성하기 위한 제조의 여러 단계에서 산소가 농축되는 반도체 기판의 개략 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 14 : 트렌치
18 : 측벽 19 : 실리콘 이산화물층
21 : 실리콘 질화물층 22 : 무결함 영역
24 : 결함 영역 30 : 에피택셜층
본 발명은 무결함 영역(Defect denuded zone : DZ)을 가진 반도체 특히, 토포그래피(topography)-정렬 무결함 영역을 가진 상기 반도체 내에 형성된 전자 소자에 관한 것이다.
공지된 바와 같이, 현재 반도체 소자를 제조하는데 쵸크랄스키-성장(CZ) 실리콘 기판이 사용된다. 이러한 CZ-성장 실리콘 기판은 전형적으로 백만 원자당 25-35(ppma)의 산소를 포함하고, 실질적으로 이들 모두 원자 격자 사이, 즉, 실리콘 격자 위치 사이에 있다. (예를 들면, 쵸크랄스키 결정 풀링(pulling)에 사용되는 퍼니스(crucible)와 같은) 석영 워크피스를 사용하는 공정과 관련된 방식으로 반도체 재료 내에 유입되는 이러한 산소 함량이 전적으로 중요하게 되는데, 그 이유는 산소가 결정 격자 내 불순물을 위한 격자 결함 핵 형성 중심을 나타내기 때문이다. 이러한 핵 형성 중심은 잔류 불순물 농축의 결과로서 "내부 게터링"으로 공지된 정제 효과를 제공한다. 하지만, 이러한 산소 함량은 반도체 웨이퍼 내부에서만 유용할 뿐이다. 웨이퍼의 표면 영역 즉, 전자 소자가 형성되는 영역에서, 이러한 산소 중심은 상당한 장애를 일으킨다. 특히, 예를 들면, 에피택시, 도펀트 처리, 산화 및 열-처리 단계와 같이 소자를 형성하는데 사용되는 공정 단계 결과, 산소 중심은 침전물을 형성하는 경향이 있고, 결과적으로 전자 소자의 고장을 가져오는 격자 내 응력(stress)을 야기한다. 그러므로 수 ㎛ 두께의 무산소 표면 영역(즉, 무결함 영역)을 포함하는 웨이퍼를 사용하는 것이 바람직하다. 무결함 영역(DZ)을 제조하기 위한 공정은 장시간이 걸리는 것으로 알려져 있다. 예를 들면, 불활성 기체 분위기의 퍼니스내에서 (예를 들면, 1000℃ 내지 1200℃의 온도로) 실리콘 웨이퍼를 열-처리(예를 들어, 어닐링)함으로써 산소가 표면으로부터 외부로 확산(diffuse out) 된다. 1000℃의 온도에서 대략 5시간 정도의 시간이 지난 이후에, 산소를 확산시키는 것에 의해서만 얻어지는 무결함 영역의 층 두께는 10㎛ 이상이다(Huber, D; Reffle, J.: Solid State Techn. 26(8), 1983, p182). 무결함 영역을 제조하기 위한 다른 방법은 에피택셜 성장된 층을 사용하는 방법을 포함한다. 두 경우 모두(즉, 열적 어닐링 및 에피택셜 성장층), DZ는 기본적으로 실리콘 웨이퍼의 표면과 평행하다. DZ와 인접하여 산소에 의해 형성된 내부 게터링 위치를 가진 결함을 가진 산소-함유 영역이 위치한다. DZ는 이후에 형성될 전자 소자가 결함 영역으로 연장되지 않도록 충분한 깊이를 가져야 한다. 한편, DZ는 산소 침전, 전위(dislocation), 적층 결함 및 Fe, Cu, Ni, Cr 등과 같이 소자 영역 내에 위치할 수 있는 금속과 같은 불순물로 인한 결정 결함에 대해 충분한 게터링 효율을 제공하도록 내부 게터링 위치가 전자 소자에 인접하여 위치하도록 가능한 얕아야 한다.
당업자에게 공지된 바와 같이, 반도체 내에 형성되는 전자 소자의 한 형태로 DRAM이 있다. 이러한 형태의 DRAM은 전하를 저장하기 위해 트렌치 커패시터를 사용한다. 트렌치 커패시터는 소자 표면 치수를 감소시키고 적층 캐패시터에 비해 집적도를 증가시키기 위해 실리콘 표면으로 수직으로 형성된다. 전형적인 트렌치 커패시터의 깊이는 7-8㎛에 이른다. 소자 성능의 저하, 또는 완성 소자의 고장을 방지하기 위해, 트랜지스터와 트렌치 캐패시터 모두를 포함하는 웨이퍼 표면에 인접한 전체 영역은 실질적으로 상기 언급된 결정 결함을 가지지 않도록 유지되어야 한다.
본질적으로 웨이퍼 표면에 평행한 DZ를 형성하는데 사용되는 현재의 기술에 있어서 당업자에게 공지된 바와 같이, 산소 침전율은 웨이퍼에 대해 완벽하게 균일하지는 않다. 하나의 웨이퍼 상의 상이한 위치에서 국부적인 DZ 깊이뿐만 아니라 웨이퍼-웨이퍼 간의 국부적인 DZ 깊이는 통계학적으로 분포된다. 특히, 내부 산소 농도는 전형적으로 웨이퍼의 중심부 부근 보다 웨이퍼 에지 부근에서 더 높다. 예를 들어, 웨이퍼 상의 소정의 위치 특히, 웨이퍼 에지 부근에서 8㎛ 트렌치 커패시터를 수용하기 위해 DZ 깊이가 10㎛로 선택된다면, DZ는 8㎛ 미만일 가능성이 높다. 이는 트렌치 구조물의 반응성 이온 에칭(RIE)동안 스파이크(spike)를 야기시키거나 또는 트렌치 부근에 결함을 형성하여, 노드 유전체(즉, 트렌치 벽을 라이닝하며 커패시터용 제 1 전극 또는 플레이트를 형성하도록 트렌치내에 도핑된 다결정성 실리콘 및 커패시터의 제 2 전극을 형성하는데 사용되는 트렌치를 라이닝하는 유전체에 의해 분리된 실리콘 기판 내에 도핑된 영역 사이에 위치하는 유전체)의 손상을 야기한다. 만일 산소 침전 및 전위 루프와 같은 결함이 충전된 트렌치 커패시터에 너무 인접하여 위치한다면, 전하 누설이 DRAM 셀 트렌치 커패시터내에 전하에 대한 유지 시간의 심각한 저하를 야기할 수 있다.
게다가, 비교적 큰 열적 예산(즉, 고온 및 장시간의 어닐링)이 현재의 기술에 따른 고온 외부-확산 단계에 의해 CZ 웨이퍼 내에 DZ를 형성하는데 요구된다. 예를 들면, 대략 30ppma의 초기 격자간 산소 농도를 가진 CZ 웨이퍼에 대해, 대략 10㎛ 깊이를 가진 DZ 형성은 1150℃에서 대략 1시간 동안의 열처리를 필요로 하는 반면에, 대략 20㎛ 깊이를 가진 DZ 형성은 1150℃에서 적어도 대략 4 내지 5시간 동안의 열처리를 필요로 한다. 더욱이, 격자간 산소 농도가 표면으로부터 깊이에 따라 단조 증가하기 때문에, 트랜지스터 또는 커패시터와 같은 전자 소자에 너무 인접하여 위치할 경우 소자 성능을 저하시킬 수 있는 산소 마이크로-침전의 수 또한 깊이와 함께 증가한다. 다시 말해, DZ의 품질은 웨이퍼 표면으로부터 깊이가 증가함에 따라 감소한다.
DZ의 제 1 수미크론의 품질은 우선적으로 DZ 형성을 위한 열처리 동안 표면 조건의 결과이다. 수소 또는 불활성 분위기(더 긴 어닐링 시간의)에서의 어닐링은 웨이퍼 표면에서 1ppma 이하의 산소 농도를 야기한다. 사용되는 전형적인 공정은 1200℃에서 1시간 동안 순수 수소내에서 어닐링을 수행하여 대략 20㎛의 DZ 깊이를 형성하는 것이지만, 이러한 공정의 비용은 비교적 높다. 표면으로부터의 깊이에 관계없이 고품질의 DZ를 형성하는 방법 중 하나는 p-형 실리콘 기판상에 p--형 도전성 에피택셜층 또는 n-형 실리콘 기판상에 n--형 에피택셜층과 같은 에피택셜 실리콘층을 DZ 실리콘 기판상에 성장시키는 것이다. 에피택셜층에서, 산소의 전체 농도는 비-어닐링 CZ 실리콘 기판에서 전형적으로 30ppma인 것에 비해 전형적으로 2ppma 이하이다. 2-3㎛ 두께 이상의 에피택셜층을 가진 웨이퍼를 제조하는 것이 고가이기 때문에, 이러한 웨이퍼는 소자 제조에 거의 사용되지 않는다. 2-3㎛ 정도의 적은 두께의 에피택셜층을 가진 웨이퍼를 제조하기 위한 추가의 비용은 종래의 CZ 웨이퍼에 비해 여전히 비교적 고가이다. 하지만, 이 경우 CZ 기판으로부터의 산소는, 웨이퍼 표면 부근의 DZ 품질이 예를 들면, 수소 어닐링된 웨이퍼의 품질보다 현저하게 높아지지 않도록 소자 제조 공정 동안 에피택셜층 내부로 확산할 것이다. 게다가, 에피택셜층이 두꺼우면 두꺼울수록 게터링 위치는 소자 활성 영역으로부터 점점 멀어진다. 즉, 에피택셜층내의 게터링 위치가 활성 소자가 형성될 활성 영역 바로 이하이어야 하는 것이 요구된다. 하지만, 에피택셜층이 두꺼우면 두꺼울수록 게터링 위치가 활성 영역으로부터 점점 멀어진다. 또한, 에피택셜층의 두께는 전위를 전파하기 더 쉽고, 이는 에피택셜층이 너무 두꺼우면 감소된 수율을 야기한다.
따라서 본 발명은 상기한 문제점을 해결한 무결함 영역을 가진 반도체 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따르면, 무결함 영역을 형성하도록 반도체 기판을 처리하는 방법이 제공된다. 상기 방법은 기판 표면에 인접한 기판의 영역 내에서 산소가 농축되는 반도체 기판을 제공하는 것을 포함한다. 트렌치는 산소 농축 영역을 통과하는 측벽과 산소 농축 영역 내에서 한정되는 트렌치의 기저부를 가지며, 기판 표면 내에 형성된다. 트렌치 형성 이후, 트렌치의 측벽과 기저부는 이러한 측벽과 기저부에 인접한 영역 내부에서 산소 농축을 감소시키기고 트렌치의 측벽과 기저부 주위에 무결함 영역을 형성하도록 처리된다.
이러한 방법으로, 트렌치의 측벽과 기저부는 산소 감소 공정에 노출되어 이러한 측벽과 기저부에 바로 인접한(즉, 접촉하는) 무결함 영역을 형성하여 토포그래피 정렬된 DZ(즉, DZ는 트렌치의 형상을 따른다)를 형성한다.
본 발명의 다른 특징에 따르면, 감소 단계는 상기 영역 내부에서 산소 농도를 감소시키도록 기판을 가열하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 내부에 무결함 영역을 형성하도록 반도체 기판을 처리하는 방법이 제공된다. 이러한 방법은 기판 표면상에 에피택셜층이 배치된 반도체 기판을 제공하는데, 이러한 기판은 기판 표면에 인접하는 기판 영역 내에 산소 농축부를 포함한다. 트렌치가 기판 표면 내에 형성된다. 트렌치 형성 이후에, 산소 농도가 상기 영역 내부에서 감소된다.
본 발명의 다른 특징에 따르면, 내부에 무결함 영역을 형성하도록 반도체 기판을 처리하는 방법이 제공된다. 상기 방법은 기판 표면에 인접한 기판 영역 내에 산소 농축부를 가지는 반도체 기판을 제공한다. 산소 농도는 영역의 제 1 부분 내에서 감소되는데, 이러한 영역의 제 1 부분은 기판에 접촉하여 위치한다. 트렌치는 기판 표면에 형성된다. 트렌치 형성 이후에, 트렌치의 기저부 아래에 배치된 영역의 일부 내에서 산소 농도가 감소된다.
본 발명의 이러한 및 다른 특징은 첨부된 도면을 참조로한 상세한 설명을 통 해 이해될 것이다.
도 1a를 참조하면, 여기서는 쵸크랄스키-성장된 실리콘 웨이퍼로부터 형성된 실리콘 기판인 반도체 기판(10)이 도시된다. 기판(10)은 이러한 기판의 상부 표면에 인접한 기판 영역 내에 산소 농축부를 포함한다.
다음으로, 도 1b에 도시된 바와 같이 트렌치(14)가 임의의 통상적인 포토리소그래피 및 깊은 트렌치 에칭 공정을 사용하여 기판(10)의 상부 표면(16)으로 에칭된다. 트렌치(14)는 산소 농축 영역을 통과하는 측벽(18)과 산소 농축 영역 내에 한정되는 기저부(20)를 가진다. 여기서, 트렌치(14)의 기저부(20)의 깊이는 기판(10)의 상부 표면(16)으로부터 예를 들면, 7-8㎛이다.
특히, 종래의 공정을 사용하여 실리콘 기판(10)의 표면 위에 실리콘 이산화물(즉, 패드 산화물)층(19)이 형성된다. 다음, 패드 실리콘 질화물층(21)이 실리콘 이산화물층(19) 위에 형성된다. 도시되지 않은 (BSG 또는 TEOS와 같은) 하드 마스크가 실리콘 질화물층(21) 위에 증착된다. 도시되지 않은 반사-방지 코팅(Anti-Reflection Coating: ARC)이 하드 마스크 위에 형성된다. 도시되지 않은 포토레지스트가 ARC 위에 제공되어 트렌치(14)가 에칭될 개구부를 형성하도록 리소그래피방식으로 패터닝된다. 다음, 트렌치가 하드 마스크 내부로 에칭되고, 포토레지스트층이 스트립된다. 에칭된 하드 마스크는 트렌치(14) 에칭이 실리콘(10) 내에서 수행되도록 하는 마스크로서 사용된다. 다음, 하드 마스크가 습식 에칭을 사용하여 스트립된다. 결과 구조물이 도 1b에 도시된다.
다음, 트렌치(14) 형성 이후에, 내부 게터링을 제공하기 위해 무결함 영역(22)과 결함 영역(24)이 형성되도록 구조물이 처리된다. 즉, 트렌치(14)의 측벽(18)과 기저부(20)는 이러한 측벽(18)과 기저부(20)에 인접한 DZ 영역(22) 내부의 산소 농도가 감소되도록 처리되고, 도 1c에 도시된 바와 같이 DZ(22)는 DZ(22)에 인접하게 배치된 결함 영역(24)을 가진 트렌치(14)의 측벽(18)과 기저부(20)에 접촉하여 위치한다. 즉, 무결함 영역(22)이 트렌치(14)의 측벽(18)과 기저부(20) 주위에 위치한다. 이러한 방법으로, 트렌치(14)의 측벽(18)과 기저부(20)는 산소 감소 처리에 노출되어 상기 측벽(18)과 기저부(20)에 바로 인접하는(즉, 접촉하는) 무결함 영역(DZ)(22)이 형성되어 토포그래피 정렬된 DZ(22)(즉, DZ(22)는 트렌치 형상을 따른다)가 형성한다.
특히, 여기서 기판(10)은 예를 들면, 분당 70℃의 램프율을 가진 통상적인 또는 바람직하게 급속 열처리의 배치(batch) 퍼니스를 사용하여 수소, 질소 또는 아르곤 분위기에서 30분 동안 1000℃의 온도로 가열되어 대략 3-5㎛의 DZ(22)가 형성된다. 다른 실시예는 아르곤, 수소 또는 질소내에서 2분당 1100℃-1200℃와 같이 전형적인 단일 웨이퍼 급속 열처리(RTP) 시퀀스를 사용한다. 임의의 다른 DZ(22) 제조 공정이 사용될 수 있다. 어떠한 경우든지, 트렌치(14)의 측벽(18)과 기저부(20)가 열 처리에 직접 노출되기 때문에, DZ(22)는 측벽(18)과 기저부(20)를 따라(즉, 접촉하게) 형성되어 이하의 장점을 가진다: (1) 낮은 열적 예산, 즉, 보다 짧은 어닐링 시간, 보다 낮은 온도, 트렌치(14) 형성시 웨이퍼(10)에 비해 강화된 표면 영역으로 인한, DZ(22) 형성 공정의 비용 감소; (2) 토포그래피-정렬 DZ(22) 및 트렌치(14) 기저부에서도 고품질 무결함 DZ(22); 트렌치(14)로부터 전하 누설 감소로 보다 강화된 유전체 노드(얇은(＜5㎚ 두께) 유전체 노드에 대해 특히 중요한) 신뢰성; 트렌치 형성 이후 유전체 노드가 형성될 트렌치 표면에서 산소 관련 마이크로-결함의 제거를 야기시키는 산소 외부 확산 및 에칭으로 인한 불순물 및 손상을 제거하는 어닐링; 및 (3) 게터링 위치가 트랜지스터와 같은 활성 소자로부터 더 인접하기(하지만 여전히 충분한) 때문에 보다 효과적인 내부 게터링; 및 특히 더 우수한 게이트 산화물 보전성.
상술한 바와 같이, DZ(22) 형성은 예를 들면, 대략 3-5㎛의 DZ(22)를 제조하기 위해 분당 70℃의 램프율로 통상적인 또는 바람직게 급속 열처리로 배치 퍼니스를 사용하여 수소 또는 질소 또는 아르곤 분위기에서 30분 동안 1000℃의 온도로 구조물을 가열함으로써 수행된다. 이러한 DZ(22) 형성 이후에, 동일한 퍼니스내에서 침전물 핵 형성 및 성장 어닐링이 수행된다. 따라서, 도 1d를 참조로, 온도 대 시간의 그래프가 도시되어 있다. 즉, DZ(22) 형성 이후 둘 또는 다단계 어닐링이 800℃ 이하의 낮은 온도에서 산소 침전물의 핵형성을 먼저하고 다음으로 1000℃와 같은 더 높은 온도에서 산소 침전물을 성장시키도록 수행된다.
먼저, DZ(22)는 분당 50℃의 램프율로 퍼니스 온도를 1000℃로 램핑함으로써 형성된다. 이러한 온도는 30분 동안 1000℃로 유지된다. 다음, 구조물이 산소 침전물 핵형성을 수행하도록 처리된다. 특히, 퍼니스의 온도가 60분 동안 550℃로 낮아진 다음 분당 5-10℃의 램프율로 700℃로 다시 상승된다. 다음으로, 침전물 성장 공정이 수행되는데 여기서 퍼니스의 온도는 분당 5-10℃의 램프율로 1-5시간 동안 700℃에서 1000℃로 상승된다. 선택적으로, 침전물은 순차적인 증착 및 어닐링/산화 또는 질화 단계 동안 자동적으로 형성된다.
다음, 구조물이 임의의 통상적인 방식으로 처리되어 예를 들면, 도 2에 점선(26)으로 지시된 바와 같이 DZ(22)와 결함 영역(24) 사이에 경계를 가진 트렌치 커패시터 DRAM 셀을 형성한다.
도 3a를 참조하면, 도 1a에 도시된 기판(10)과 같은 CZ 기판(10)이 제공된다. 하지만, 여기서 기판(10)의 상부 표면(16)상에는 에피택셜층(30)이 형성된다. 여기서, 에피택셜층(30)은 0.5-3㎛의 두께로 형성되며 1ppma 미만의 산소를 함유하여 고품질의 얕은 DZ(즉, 더 우수한 게이트 산화물 보전성)를 제공한다.
다음, 도 3b에 도시된 트렌치(14)가 도 1a 내지 도 1c와 관련하여 상기 설명된 임의의 통상적인 포토리소그래피 공정을 사용하여 에피택셜층(30)을 통해 기판(10)의 상부 표면(16) 내부로 에칭된다. 트렌치(14)가 산소 농축 영역을 통과하는 측벽(18) 및 산소 농축 영역에서 한정되는 기저부(20)를 가진다는 것을 주목한다. 여기서, 트렌치(14)의 기저부(20)는 기판(10)의 상부 표면(16)으로부터 7-8㎛ 깊이이다.
다음, 즉 트렌치(14) 형성 이후에, 구조물은 무결함 영역(22) 및 결함 영역(24)을 형성하여 내부 게터링을 제공하도록 처리된다. 즉, 트렌치(14)의 측벽(18)과 기저부(20)가 이러한 측벽(18)과 기저부(20)에 인접한 영역 내부에서 산소 농도를 감소시키도록 처리되고, 도 3c에 도시된 바와 같이 DZ(22)가 DZ(22)에 인접(점선(26)으로 표시된 DZ(22)와 영역(24) 사이의 경계)하게 배치되는 결함 영역(24)을 가지며 트렌치(14)의 측벽(18)과 기저부(20)에 접촉하여 위치한다. 에피택셜층(30) 증착 이전에, 자연 산화물을 제거하는데 필요한 고온에서 수소 예비-처리를 사용함으로써 CZ 기판(10) 내에 추가의 DZ를 형성하고, 이후의 공정에서 성장하며 트렌치 에칭시 스파이크를 야기할 수도 있는 적은 산소 침전물을 용해한다는 것을 주목한다.
도 4a를 참조하면, 도 1a에서 도시된 것과 동일한 기판(10)인 CZ 기판(10)이 도시된다. 하지만, 여기서 기판(10)은 그의 상부 표면(16)을 따라 얕은 DZ(32)를 형성하도록 처리된다. 예를 들면, 분당 20-100℃의 램프율을 사용하여 30분 동안 1000℃에서 질소 또는 산소 분위기에서 어닐링한다. 30분 동안 1100℃의 온도는 얕은 DZ(32)를 형성하기에 충분하지만, 수소 또는 아르곤 분위기에서의 어닐링은 기판(10) 표면(16) 부근에 더 낮은 산소 농도 및 더 우수한 게이트 산화물 보전성을 야기하게 된다. 이러한 최초의 무결함 어닐링이 수소 또는 아르곤 분위기에서 수행될 경우 트렌치 에칭시 스파이크 형성을 방지하는데 영향을 주고 에피택셜층(30)(도 3a 내지 도 3d를 참조)을 사용하는 것보다 상당히 저렴하다. 게다가, 이는 에피택셜 실리콘층(30)과 기판(10) 사이의 계면에서의 전위 형성의 위험성을 제거한다.
다음, 도 4b에 도시된 바와 같이, 트렌치(14)가 도 1a 내지 도 1c와 관련하여 이상에서 설명된 임의의 통상적인 포토리소그래피 처리를 사용하여 제 1 얕은 DZ(32)를 통해 기판(10)의 하부로 에칭된다. 트렌치(14)는 기판(10)의 산소 농축 영역을 통과하는 측벽(18) 및 산소 농축 영역내에서 한정되는 기저부(20)를 가진다는 점을 주목한다. 여기서, 트렌치(14)의 기저부(20)의 깊이는 기판(10) 상부 표면(16)으로부터 7-8㎛ 이다.
다음, 즉 트렌치(14) 형성 이후, 구조물은 내부 게터링을 제공하는 제 2 무결함 영역(22)과 결함 영역(24)이 형성되도록 처리된다. 즉, 트렌치(14)의 측벽(18)과 기저부(20)는 이러한 측벽(18)과 기저부(20)에 인접한 DZ(22) 내부에서 산소 농도가 감소되도록 처리되고, 도 4c에 도시된 바와 같이 DZ(22)는 DZ(22) 부근에 배치된 결함 영역(24)을 가지며, 트렌치(14)의 측벽(18)과 기저부(20)에 접촉하여 위치되며, DZ(22)와 결함 영역(24)의 경계는 점선(26)으로 도시된다.
트렌치(14) 형성 이후에 수행되는 어닐링의 경우, 이러한 어닐링은 트렌치 에칭으로부터의 손상과 불순물을 제거한다. 그러므로 수소 또는 아르곤과 같은 분위기는 자연 산화물 및 오염물을 제거하지 못하는 질소 또는 산소와 같은 분위기보다 바람직하다.
첨부된 청구항의 정신과 범위에 속하는 다른 실시예 또한 가능하다. 예를 들면, 현대적인 소자를 제조하는데 있어서 열적 예산을 지속적으로 감소시킴으로써 열처리 단계가 효과적인 내부 게터링을 위한 충분한 수의 침전물을 성장시키기에는 충분하지 않다. 따라서, 침전물 핵형성 단계는 한 시간 동안 550℃의 온도 이후 한시간 동안의 700℃의 온도로 이어질 수 있다. 다음, 성장 단계는 질소 분위기에서 3시간 동안 1000℃의 온도에서 수행된다. 게다가, 선택적인 침전물 핵형성 및 성장 또는 선택적으로 소자 제조시 다음의 열처리 동안 핵형성을 수행하고 침전물을 성장시킴으로써, 토포그래피-정렬 무결함 영역을 가진 트렌치 커패시터 DRAM 셀이 통상적인 공정에 따라 셀을 마감처리한 후 얻어진다.
본 발명에 따르면, 내부에 무결함 영역을 가진 반도체 기판을 제조하는 방법이 제공된다.
Claims (21)
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- 반도체 기판(10) - 상기 반도체 기판(10)은 상기 기판의 표면(16)에 인접한 영역에 산소 농축부를 가짐 - 을 처리하는 방법으로서, 상기 방법은,상기 기판 표면에 트렌치(14)를 형성하는 단계; 및상기 트렌치 형성에 이어서, 상기 영역 내에서 산소 농도를 감소시키는 단계를 포함하며,상기 방법은, 상기 트렌치를 형성하는 단계 이전에 상기 영역의 제 1 부분(32) 내에서 산소 농도를 감소시키는 추가의 단계를 포함하며, 상기 산소 농도를 감소시키는 추가의 단계는 수소 또는 아르곤 분위기에서 수행되며,상기 영역의 제 1부분은 상기 기판에 접촉하게 배치되며, 먼저-언급된 상기 산소 농도를 감소시키는 단계는 상기 트렌치의 기저부(20) 아래에 위치된 영역의 부분(22)에서 수행되는,반도체 기판 처리 방법.
- 제 9 항에 있어서,상기 산소 농도를 감소시키는 추가의 단계는 상기 영역 내에서 산소 농도를 감소시키기 위해 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 처리 방법.
- 제 9 항에 있어서,상기 트렌치를 형성하는 단계는 상기 영역을 통해 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 처리 방법.
- 제 9 항에 있어서,상기 먼저-언급된 산소 농도를 감소시키는 단계는 상기 트렌치의 기저부(20) 아래에 있는 영역의 부분(22) 내에서 상기 산소 농도를 감소시키기 위해 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 처리 방법.
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- 제 9 항에 있어서,상기 트렌치는 산소 농축 영역을 통과하는 상기 트렌치의 측벽(18) 및 상기 산소 농축 영역에서 한정되는 기저부(20)를 가지며 상기 기판의 표면에 형성되는 것을 특징으로 하는 반도체 기판 처리 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |