JPH0642486B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0642486B2 JPH0642486B2 JP62334770A JP33477087A JPH0642486B2 JP H0642486 B2 JPH0642486 B2 JP H0642486B2 JP 62334770 A JP62334770 A JP 62334770A JP 33477087 A JP33477087 A JP 33477087A JP H0642486 B2 JPH0642486 B2 JP H0642486B2
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- bmd
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高濃度層上に低濃度層を有しかつ前記高濃度層
にBMD（Bulk Micro Defect）が含まれる半導体装置及び
その製造方法に関し、特にMOSエピタキシャルを使用す
る分野で、トレンチ構造のキャパシタを有するダイナミ
ックRAM等に使用されるものである。
にBMD（Bulk Micro Defect）が含まれる半導体装置及び
その製造方法に関し、特にMOSエピタキシャルを使用す
る分野で、トレンチ構造のキャパシタを有するダイナミ
ックRAM等に使用されるものである。
（従来の技術） 一般に、第８図の如くP++領域（高濃度不純物層）１を
有する半導体装置においては、P-領域（低濃度不純物
層）２に形成されるアクティブ素子（トランジスタ，キ
ャパシタなど）に悪影響を与えるウエハプロセス途上の
汚染対策として、BMD（Bulk Micro Defect）３を意図的
に形成し、このBMD３により汚染源を内部に吸着する方
法がとられる。このようにすることでP-層２に結晶欠陥
が生ぜず、安定した歩留での生産が可能となる。第８図
は集積回路の一例としてのダイナミックRAMを示し、４
はソースまたはドレインとなるN+層、５は薄い酸化膜、
６はフィールド酸化膜、７1〜７3はポリシリコン層、８
はアルミニウム配線（例えばビットライン）、９は絶縁
膜である。７1はキャパシタ用ポリシリコン、７2，７3
はワードライン等のポリシリコン配線である。ここでは
図示されていないが、ポリシリコン電極７1に隣接する
酸化膜５のまわりのP++層１，P-層２にはＮ型層が形成
され、このＮ型層はポリシリコン電極７1の電圧により
反転した層か、あるいは予め設けられる不純物層であ
る。これによりキャパシタが形成される。
有する半導体装置においては、P-領域（低濃度不純物
層）２に形成されるアクティブ素子（トランジスタ，キ
ャパシタなど）に悪影響を与えるウエハプロセス途上の
汚染対策として、BMD（Bulk Micro Defect）３を意図的
に形成し、このBMD３により汚染源を内部に吸着する方
法がとられる。このようにすることでP-層２に結晶欠陥
が生ぜず、安定した歩留での生産が可能となる。第８図
は集積回路の一例としてのダイナミックRAMを示し、４
はソースまたはドレインとなるN+層、５は薄い酸化膜、
６はフィールド酸化膜、７1〜７3はポリシリコン層、８
はアルミニウム配線（例えばビットライン）、９は絶縁
膜である。７1はキャパシタ用ポリシリコン、７2，７3
はワードライン等のポリシリコン配線である。ここでは
図示されていないが、ポリシリコン電極７1に隣接する
酸化膜５のまわりのP++層１，P-層２にはＮ型層が形成
され、このＮ型層はポリシリコン電極７1の電圧により
反転した層か、あるいは予め設けられる不純物層であ
る。これによりキャパシタが形成される。
（発明が解決しようとする問題点） 上記のように従来技術では、P++層１に充分多数のBMD３
を形成することで、デバイスを形成する各工程で問題と
なる汚染源（例えば重金属など）をBMD３に吸着し、ア
クティブ素子が形成される表層例えばP-層２に結晶欠陥
が生じるのを防止していた。
を形成することで、デバイスを形成する各工程で問題と
なる汚染源（例えば重金属など）をBMD３に吸着し、ア
クティブ素子が形成される表層例えばP-層２に結晶欠陥
が生じるのを防止していた。
しかるにP++層１にアクティブ素子（この場合キャパシ
タ）が形成されると、これが、表層に結晶欠陥が生じる
のを防止するために形成されている多数のBMD３より悪
影響を受けることが判明した。
タ）が形成されると、これが、表層に結晶欠陥が生じる
のを防止するために形成されている多数のBMD３より悪
影響を受けることが判明した。
即ちアクティブ素子例えばトレンチキャパシタ等の形成
を想定すると、必然的にトレンチの囲りのP++層１にＰ
Ｎ接合が形成されるが、このＰＮ接合の一部はBMD３の
領域に形成される。この場合BMD３は接合リークを引き
起こす要因として働き、素子の性能、信頼性に劣化をも
たらす。
を想定すると、必然的にトレンチの囲りのP++層１にＰ
Ｎ接合が形成されるが、このＰＮ接合の一部はBMD３の
領域に形成される。この場合BMD３は接合リークを引き
起こす要因として働き、素子の性能、信頼性に劣化をも
たらす。
ところで従来のトレンチ構造は、P++層１上にP-層２が
あり、P++層表面付近のBMD３は充分抜けきった第９図の
ような構造にならず、第８図の形でキャパシタ下部はBM
D領域と重復した形となり、上記リーク等の問題点を引
き起こしていた。
あり、P++層表面付近のBMD３は充分抜けきった第９図の
ような構造にならず、第８図の形でキャパシタ下部はBM
D領域と重復した形となり、上記リーク等の問題点を引
き起こしていた。
本発明は、上記実情に鑑みてなされたもので、高濃度層
に、トレンチまたはこれに付随するＰＮ接合領域または
これに付随する空乏層領域が達する場合、その囲りの前
記高濃度層にはBMDが存在しないようにすることによ
り、前記問題点を解消するものである。
に、トレンチまたはこれに付随するＰＮ接合領域または
これに付随する空乏層領域が達する場合、その囲りの前
記高濃度層にはBMDが存在しないようにすることによ
り、前記問題点を解消するものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、高濃度層上に低濃度層を有しかつ前記高濃度
層にはBMD（Bulk Micro Defect）が含まれる半導体装置
において、前記高濃度層にまで達する半導体素子のＰＮ
接合領域またはこれに付随して発生する空乏層領域が形
成され、前記高濃度層におけるBMDは前記半導体素子領
域の周囲には存在しない構成としたことを第１の特徴と
する。また、高濃度層上に低濃度層を有しかつ前記高濃
度層にはBMD（Bulk Micro Defect）が含まれる半導体装
置の製造方法において、前記高濃度層に達するトレンチ
を設けるか、または少くともトレンチに付ずいするＰＮ
接合またはこれに付ずいして発生する空乏層領域が前記
高濃度層に存在するトレンチを前記半導体装置の半導体
基板に設け、前記トレンチの内壁からその囲りのBMDを
熱処理で外拡散させることを第２の特徴とする。
層にはBMD（Bulk Micro Defect）が含まれる半導体装置
において、前記高濃度層にまで達する半導体素子のＰＮ
接合領域またはこれに付随して発生する空乏層領域が形
成され、前記高濃度層におけるBMDは前記半導体素子領
域の周囲には存在しない構成としたことを第１の特徴と
する。また、高濃度層上に低濃度層を有しかつ前記高濃
度層にはBMD（Bulk Micro Defect）が含まれる半導体装
置の製造方法において、前記高濃度層に達するトレンチ
を設けるか、または少くともトレンチに付ずいするＰＮ
接合またはこれに付ずいして発生する空乏層領域が前記
高濃度層に存在するトレンチを前記半導体装置の半導体
基板に設け、前記トレンチの内壁からその囲りのBMDを
熱処理で外拡散させることを第２の特徴とする。
即ち本発明は、上記の如き半導体層に設けたトレンチ
（凹部）より、高温熱処理による外拡散（Out−Diffusi
on）で、キャパシタ等の半導体素子が形成されるトレン
チの囲りのBMDを消滅除去させ、BMDが存在することによ
り悪影響をなくすようにしたものである。
（凹部）より、高温熱処理による外拡散（Out−Diffusi
on）で、キャパシタ等の半導体素子が形成されるトレン
チの囲りのBMDを消滅除去させ、BMDが存在することによ
り悪影響をなくすようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図の如く本実施例では、P-,P++積層構造のエピタキシャ
ル基板を用いる場合であり、符号も前記従来例で用いた
ものと対応させる。即ちP++層１中にはP-層での結晶欠
陥を防止するために、低温熱処理（例えば７００℃近
辺），中温熱処理（例えば１０００℃近辺）などを用い
て、BMD３を形成する。なおP-層２には、エピタキシャ
ル成長を用い過剰酸素含有率が通常のバルクウエハに比
べて極めて低いため、BMDは基本的には発生しない。そ
の後例えば、第２図の如くフィールド酸化膜６、薄い酸
化膜５を形成後、第３図の如くレジストを用いた写真蝕
刻法などを用いて、P++層１に達するトレンチ１１を設
ける。次に第４図に示す如く高温熱処理（例えば１２０
０℃近辺）により、トレンチ１１の内壁よりその近辺の
過剰酸素が外拡散していき、このためBMD３の分布は第
４図の如くなり、BMDが存在しない領域１２ができる。
上記高温熱処理には、ウエル拡散工程での高温熱処理を
利用できる。その後トレンチ内壁にゲート酸化膜（薄い
酸化膜）５を形成し、トレンチ１１内にポリシリコン層
７1を形成することによりトレンチキャパシタを形成す
る（第５図）。その他P-層２上にはトランジスタ等の半
導体素子を形成し、例えば図示の如くダイナミックRAM
等が形成されるものである。
図の如く本実施例では、P-,P++積層構造のエピタキシャ
ル基板を用いる場合であり、符号も前記従来例で用いた
ものと対応させる。即ちP++層１中にはP-層での結晶欠
陥を防止するために、低温熱処理（例えば７００℃近
辺），中温熱処理（例えば１０００℃近辺）などを用い
て、BMD３を形成する。なおP-層２には、エピタキシャ
ル成長を用い過剰酸素含有率が通常のバルクウエハに比
べて極めて低いため、BMDは基本的には発生しない。そ
の後例えば、第２図の如くフィールド酸化膜６、薄い酸
化膜５を形成後、第３図の如くレジストを用いた写真蝕
刻法などを用いて、P++層１に達するトレンチ１１を設
ける。次に第４図に示す如く高温熱処理（例えば１２０
０℃近辺）により、トレンチ１１の内壁よりその近辺の
過剰酸素が外拡散していき、このためBMD３の分布は第
４図の如くなり、BMDが存在しない領域１２ができる。
上記高温熱処理には、ウエル拡散工程での高温熱処理を
利用できる。その後トレンチ内壁にゲート酸化膜（薄い
酸化膜）５を形成し、トレンチ１１内にポリシリコン層
７1を形成することによりトレンチキャパシタを形成す
る（第５図）。その他P-層２上にはトランジスタ等の半
導体素子を形成し、例えば図示の如くダイナミックRAM
等が形成されるものである。
上記第５図の如きものであれば、P++層１に達するトレ
ンチキャパシタの囲りにはBMD３が存在しないようにし
たため、該BMDによるリーク電流等を防止できるもので
ある。
ンチキャパシタの囲りにはBMD３が存在しないようにし
たため、該BMDによるリーク電流等を防止できるもので
ある。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例では、トレンチにより形成される半
導体素子としてトレンチキャパシタに適用した場合を説
明したが、これのみに限られない。また実施例ではトレ
ンチ１１がP++層１に完全に達している場合を説明した
が、該高濃度層にトレンチ（凹部）が達する手前で止っ
た場合でも、該トレンチに付随するＰＮ接合またはこれ
に付ずいして発生する空乏層領域が前記高濃度層（P++
層１）に達する場合に本発明を適用しても、同様な効果
が期待できるものである。第６図はこのことを示すもの
で、本発明は第６図(a)ないし(d)のいずれを含むもので
ある。第６図中においてxjはＰＮ接合領域を、３０は空
乏層を示している。また本発明においてＰＮ接合領域
は、予め形成されたものでもよいし、電圧がかけられて
導電型が反転して形成されるものでもよい。また本発明
は、BMD領域が基板基準表面より２つ以上の異なる深さ
のところに形成されている半導体装置であればよい。第
７図はこのことを示すもので、例えば４１が基板基準表
面であり、４２がBMD領域であった場合、例えば基板基
準表面４１よりの深さがx1，x2と２つの場合は、x1＜x2
となるような半導体装置であればよい。
ある。例えば実施例では、トレンチにより形成される半
導体素子としてトレンチキャパシタに適用した場合を説
明したが、これのみに限られない。また実施例ではトレ
ンチ１１がP++層１に完全に達している場合を説明した
が、該高濃度層にトレンチ（凹部）が達する手前で止っ
た場合でも、該トレンチに付随するＰＮ接合またはこれ
に付ずいして発生する空乏層領域が前記高濃度層（P++
層１）に達する場合に本発明を適用しても、同様な効果
が期待できるものである。第６図はこのことを示すもの
で、本発明は第６図(a)ないし(d)のいずれを含むもので
ある。第６図中においてxjはＰＮ接合領域を、３０は空
乏層を示している。また本発明においてＰＮ接合領域
は、予め形成されたものでもよいし、電圧がかけられて
導電型が反転して形成されるものでもよい。また本発明
は、BMD領域が基板基準表面より２つ以上の異なる深さ
のところに形成されている半導体装置であればよい。第
７図はこのことを示すもので、例えば４１が基板基準表
面であり、４２がBMD領域であった場合、例えば基板基
準表面４１よりの深さがx1，x2と２つの場合は、x1＜x2
となるような半導体装置であればよい。
［発明の効果］ 以上説明した如く本発明によれば、低濃度層下の高濃度
層に達する半導体素子の囲りにはBMDが存在しないよう
にしたので、これによりリーク電流等の悪影響を防止で
き、高い信頼性と生産性を有する半導体装置が得られ
る。また本発明によれば、トレンチから外拡散できる構
成であるため、高低２層構造において、良好に高濃度層
にＢＭＤを含まない部分を有する半導体装置を得ること
ができる。また、高濃度層の表面にＢＭＤを含まない構
成であるため、低濃度層の素子領域に、ＢＭＤによる汚
染の影響をなくすことができる。またトレンチの周りに
は、高濃度層に達するＰＮ接合領域あるいは空乏層領域
が形成されるため、トレンチ付近に、いわゆる反転リー
クが生じるのを防止できるものである。またエピタキシ
ャル層により、ＢＭＤを含まない低濃度層を形成するか
ら、この低濃度層からＢＭＤを一掃することができるも
のである。
層に達する半導体素子の囲りにはBMDが存在しないよう
にしたので、これによりリーク電流等の悪影響を防止で
き、高い信頼性と生産性を有する半導体装置が得られ
る。また本発明によれば、トレンチから外拡散できる構
成であるため、高低２層構造において、良好に高濃度層
にＢＭＤを含まない部分を有する半導体装置を得ること
ができる。また、高濃度層の表面にＢＭＤを含まない構
成であるため、低濃度層の素子領域に、ＢＭＤによる汚
染の影響をなくすことができる。またトレンチの周りに
は、高濃度層に達するＰＮ接合領域あるいは空乏層領域
が形成されるため、トレンチ付近に、いわゆる反転リー
クが生じるのを防止できるものである。またエピタキシ
ャル層により、ＢＭＤを含まない低濃度層を形成するか
ら、この低濃度層からＢＭＤを一掃することができるも
のである。
第１図ないし第５図は本発明の実施例の工程説明図、第
６図，第７図は本発明の変形例の説明図、第８図は従来
装置の断面図、第９図は好ましい構造の半導体装置を示
す断面図である。 １…P++層、２…P-層、３…BMD、４…ソースまたはドレ
イン層、５…絶縁膜、７1〜７3…ポリシリコン層、１２
…BMDが存在しない領域。
６図，第７図は本発明の変形例の説明図、第８図は従来
装置の断面図、第９図は好ましい構造の半導体装置を示
す断面図である。 １…P++層、２…P-層、３…BMD、４…ソースまたはドレ
イン層、５…絶縁膜、７1〜７3…ポリシリコン層、１２
…BMDが存在しない領域。
Claims (8)
- 【請求項１】ＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅ
ｃｔ）が含まれないようにしたエピタキシャル層でなる
低濃度層と、該低濃度層と接する部分以外にはＢＭＤが
含まれるようにし前記低濃度層と同一導電型を有した高
濃度層とを有した半導体基板を備え、少なくとも前記低
濃度層にはトレンチが形成され、このトレンチのまわり
には前記高濃度層にまで達する半導体素子のＰＮ接合領
域あるいはこれに付随して発生する空乏層領域が形成さ
れ、前記高濃度層におけるＢＭＤは前記半導体素子領域
の周囲には存在しない構成としたことを特徴とする半導
体装置。 - 【請求項２】前記ＰＮ接合領域は、予め形成されたも
の、または電圧がかけられて導電型が反転して形成され
たものであることを特徴とする特許請求の範囲第１項に
記載の半導体装置。 - 【請求項３】前記ＢＭＤ領域が前記低濃度層表面より２
つ以上の異なる深さのところに形成されていることを特
徴とする特許請求の範囲第１項に記載の半導体装置。 - 【請求項４】ＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅ
ｃｔ）が含まれないようにしたエピタキシャル層でなる
低濃度層と、該低濃度層と接する部分以外にはＢＭＤが
含まれるようにし前記低濃度層と同一導電型を有した高
濃度層とを有した半導体基板を設け、前記高濃度層に達
するトレンチ構造を設けるか、または少くともトレンチ
構造に付随するＰＮ接合領域あるいは、該領域に付随し
て発生する空乏層領域が前記高濃度層に達するトレンチ
構造を前記半導体基板に設け、前記トレンチ構造の内壁
からその近傍のＢＭＤを熱処理で外拡散させることを特
徴とする半導体装置の製造方法。 - 【請求項５】前記半導体素子がトレンチ・キャパシタで
あることを特徴とする特許請求の範囲第４項に記載の半
導体装置の製造方法。 - 【請求項６】前記ＰＮ接合領域は、予め形成されたも
の、または電圧がかけられて導電型が反転して形成され
たものであることを特徴とする特許請求の範囲第４項に
記載の半導体装置の製造方法。 - 【請求項７】前記ＢＭＤ形成に、低温（例えば７００℃
近辺）、中温（例えば１０００℃近辺）の熱工程を用い
ることを特徴とする特許請求の範囲第４項に記載の半導
体装置の製造方法。 - 【請求項８】前記トレンチを形成後、ウエル層形成を含
む高温（例えば１２００℃近辺）熱処理を行なうことを
特徴とする特許請求の範囲第４項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334770A JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334770A JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173728A JPH01173728A (ja) | 1989-07-10 |
| JPH0642486B2 true JPH0642486B2 (ja) | 1994-06-01 |
Family
ID=18281034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334770A Expired - Fee Related JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642486B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040211A (en) * | 1998-06-09 | 2000-03-21 | Siemens Aktiengesellschaft | Semiconductors having defect denuded zones |
| JP2006156973A (ja) * | 2004-10-25 | 2006-06-15 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140830A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-28 JP JP62334770A patent/JPH0642486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01173728A (ja) | 1989-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |