KR0149387B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 폴리사이드의 게이트구조를 갖는 반도체장치의 제조방법에 관한 것으로서, 그 방법은 반도체기판(11)상에 게이트산화막(12), 다결정실리콘막(13), 금속배선막(14) 및 고온산화막(15)을 차례로 형성하는 공정과; 상기 게이트산화막(12)상의 막들을 식각하여 게이트패턴을 형성하는 공정과; N2O의 가스분위기하에서 산화공정을 실행하는 공정을 포함한다. 본 발명에 의하면, N2O의 가스분위기하에서 산화공정을 수행하면 상기 게이트산화막(12)과 상기 다결정실리콘막(13)의 계면의 가장자리에서는 라운드형상으로 산화되면서, 건식식각공정의 진행중에 상기 계면에서 발생된 식각손상이 다시 재생될 수 있게 된다.

Description

반도체장치의 제조방법(Method of fabricating a semiconductor device)
제1도는 종래의 제조방법으로 제조된 반도체장치의 게이트구조를 보여주는 단면도.
제2a도 내지 제2c도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 보여주는 순차적인 공정도.
제3a도 내지 제3e도는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 보여주는 순차적인 공정도.
제4a도 내지 제4e도는 본 발명의 제3실시예에 따른 반도체장치의 제조방법을 보여주는 순차적인 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 게이트절연막
13 : 다결정실리콘막 14 : 금속배선막
15 : 고온산화막 20a,20b : 스페이서
본 발명은 반도체장치의 제조방법에 관한 것으로서, 구체적으로는 반도체기판상에 폴리사이드구조(a polycide structure)를 갖는 트랜지스터의 게이트를 형성하는 방법에 관한 것이다.
일반적으로, 반도체장치의 제조에 있어서 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등에 구현된 트랜지스터의 게이트의 구조로서 제1도에 도시된 바와 같은 폴리사이드(polycide)구조가 많이 사용되고 있다.
제1도에 도시된 폴리사이드(polycide)의 게이트구조는, 실리콘기판인 반도체기판(1)상에, 게이트산화막(2), 다결정실리콘막(3), WSi막(4) 및 고온산화막(high temperature oxide film : 5)이 형성되어 있는 구조이다.
상술한 폴리사이드의 게이트를 형성함에 있어서, 게이트패턴을 형성하기 위한 건식식각공정의 실행중에, 상기 게이트산화막(2)과 상기 다결정실리콘막(3)의 경계면의 가장자리에는 식각에 의한 손상을 받게 된다. 그 결과, 손상된 게이트구조를 갖는 반도체장치의 동작중에 상기 경계면의 손상된 부분을 통하여 누설전류가 발생되기 때문에, 그 반도체장치의 동작의 신뢰성이 떨어지게 되는 문제점이 있었다.
또한, 상술한 문제점을 해결하기 위하여 다른 종래의 게이트형성방법이 제안되었다. 즉, 이 방법은, 게이트패턴을 형성한 후, O2+H2의 가스분위기에서 실행되는 습식산화공정 또는, O2가스분위기하에서 실행되는 건식산화공정을 실행하는 방법이다. 이러한 방법에 의하면, 제1도의 참조번호 6에 의해 표시된 바와 같이, 상기 게이트산화막(2)과 상기 다결정실리콘막(3)의 경계면의 가장자리가 라운드(round)구조를 갖게 된다.
그러나, 상술한 방법에 있어서도, 그 산화공정이 실행되는 동안에, 상기 다결정실리콘막(3)상에 위치한 WSi막(4)의 일부도 산화되어서, 제1도의 참조번호 7에 의해서 표시된 바와 같이, 상기 다결정실리콘막(3)과 상기 WSi막(4)의 경계면에서 WSi의 리프팅(lifting) 현상이 발생되는 문제점이 있었다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위해 제안된 것으로서 트랜지스터의 게이트구조에 있어서 게이트산화막에 대한 전기적 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 트랜지스터의 게이트구조에 있어서 게이트용 다결정실리콘막상에 위치하는 금속배선막의 리프팅현상이 산화공정중에 발생되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
상술한 목적들을 달성하기 위한 본 발명의 폴리상드의 게이트구조를 갖는 반도체장치의 제조방법은, 반도체기판상에 게이트산화막, 다결정실리콘막, 금속배선막 및 고온산화막을 차례로 형성하는 공정과; 상기 게이트산화막상의 막들을 식각하여 게이트패턴을 형성하는 공정과; N2O의 가스분위기하에서 산화공정을 샐행하는 공정을 포함한다.
이 방법에 있어서, 상기 스페이서는 고온산화막으로 형성된다.
이 방법에 있어서, 상기 스페이서는 실리콘질화막으로 형성된다.
본 발명에 따른 반도체장치의 제조방법에 의하면, N2O의 가스분위기하에서 산화공정을 수행하므로서 상기 게이트산화막과 상기 다결정실리콘막의 계면의 가장자리에서는 라운드형상으로 산화되면서, 건식식각공정의 진행중에 상기 계면에서 발생된 식각손상을 다시 재생할 수 있다. 또한 상기 산화공정이 N2O의 가스분위기하에서 샐행되기 때문에, 상기 질소성분에 의해서 상기 다결정실리콘막과 상기 WSi막의 계면에서의 산화가 억제되어 결국 상술한 바와 같은 리프팅현상이 발생되지 않을 뿐만 아니라, 질소 성분이 상기 게이트산화막의 내부를 통하여 확산하여 실리콘기판과 게이트 산화막의 경계면에 존재하는 댕글링 본드(Dangling bond)와 인터페이스 트립(Interface trap) 등의 결함 밀도를 낮출 수 있다. 그 결과, 상기 게이트산화막의 전기적 특성이 더욱 향상될 수 있다.
이하, 본 발명의 실시예를 첨부도면 제2도 내지 제4도에 의거하여 상세히 설명한다.
제2a도에 의거하면, 실리콘기판인 반도체기판(11)상에, 게이트산화막(12), 다결정실리콘막(13), 배선금속막(14) 및 고온산화막(15)가 차례로 형성된다. 상기 배선금속막(14)은 WSi 및 TiSi 등을 포함하는 금속막으로 형성되어 있다.
게이트형성용 마스크를 사용하여 게이트패턴을 정의한 다음, 제2b도에 도시된 바와 같이, 상기 게이트산화막(12)상에 형성된 막들(13, 14, 15)을 차례로 건식식각공정으로 제거하여 게이트 패턴을 형성한다.
이어, N2O의 가스분위기하에서 산화공정을 수행하면, 제2c도의 참조번호 16에 의해 표시되는 바와 같이, 상기 게이트산화막(12)과 상기 다결정실리콘막(13)의 계면의 가장자리에서는 라운드형상으로 산화되면서, 건식식각공정의 진행중에 손상된 상기 게이트산화막의 가장자리부분을 다시 재생할 수 있게 된다.
또한 상기 산화공정이 N2O의 가스분위기하에서 샐행되기 때문에, 상기 질소성분에 의해서 상기 다결정실리콘막(13)과 상기 WSi막(14)의 계면에서의 산화가 억제되어 결국 상술한 바와 같은 리프팅 현상이 발생되지 않는다.
더욱이 상술한 산화공정이 진행되는 동안에, N2O의 가스로부터 분해된 질소성분이 상기 게이트산화막(12)의 내부로 확산되기 때문에, 댕글링 본드와 인터페이스 트랩(interface trap) 등의 결함 밀도(defect density)를 낮추는 효과가 있다. 그 결과, 상기 게이트산화막(12)의 전기적 특성이 더욱 향상될 수 있다.
다음은, 본 발명의 제2실시예를 첨부도면 제3a도 내지 제3e도에 의거하여 설명한다. 제2a도 내지 제2c도의 구성요소와 동일한 기능을 갖는 제3a도 내지 제3e도의 구성요소들에 대해서는 동일한 참조번호를 병기하고, 그리고 그의 설명은 생략한다.
제3a도와 제3b도를 참고하면, 실리콘기판인 반도체기판(11)상에, 게이트산화막(12), 다결정실리콘막(13), WSi의 배선금속막(14) 및 고온산화막(15)를 차례로 형성하고, 그리고 게이트형성용 마스크를 사용하여 게이트패턴을 정의한 다음 상기 게이트산화막(12)상에 형성된 막들(13, 14, 15)을 차례로 건식식각공정으로 제거하여 게이트패턴을 형성한다.
이어, 제3c도와 제3d도에 도시된 바와 같이, 상기 건식식각공정에 의해서 남은 상기 막들(13-15), 즉 게이트패턴을 포함하면서 상기 게이트산화막(12)상에 고온산화막(20)을 형성한 다음, 전면건식식각을 하면, 게이트패턴의 다결정실리콘막(13)과 배선금속막(14) 및 고온산화막(15)의 측벽에, 고온 산화막의 스페이서(20a)가 형성된다.
마지막으로, 제3e도에 있어서, N2O의 가스분위기하에서 산화공정을 수행하면, 참조번호 16에 의해 가리키는 바와 같이 상기 게이트산화막(12)과 상기 다결정실리콘막(13)의 계면의 가장자리에서는 라운드 형상으로 산화되면서, 건식식각공정의 진행중에 상기 계면에서 발생된 식각손상이 다시 재생될 수 있게 된다.
또한 상기 산화공정이 N2O의 가스분위기하에서 샐행되기 때문에, 상기 질소성분에 의해서 상기 다결정실리콘막(13)과 상기 WSi의 금속배선막(14)의 계면에서의 산화가 억제되어 결국 상술한 바와 같은 리프팅 현상이 발생되지 않을 뿐만 아니라, 상기 분해된 질소성분이 상기 게이트산화막(12)의 내부로 확산되어서 댕글링 본드와 인터페이스 트랩 등의 결함밀도를 낮출 수 있다. 그 결과, 상기 게이트산화막(12)의 전기적 특성이 더욱 향상될 수 있다.
다음은, 본 발명의 제3실시예를 첨부도면 제4a도 내지 제4e도에 의거하여 설명한다. 제3a도 내지 제3e도의 구성요소와 동일한 기능을 갖는 제4a도 내지 제4e도의 구성요소들에 대해서는 동일한 참조번호를 병기하고, 그리고 그의 설명은 생략한다. 이 실시예의 제조방법은 측벽스페이서로서 고온산화막대신에 실리콘질화막(SiN film)으로 형성되는 것을 제외하고는 제2실시예에 따른 제조방법과 동일하다.
제4a도와 제4b도에 있어서, 실리콘기판인 반도체기판(11)상에, 게이트산화막(12), 다결정실리콘막(13), WSi의 배선금속막(14) 및 고온산화막(15)를 차례로 형성하고, 그리고 게이트형성용 마스크를 사용하여 상기 게이트산화막(12)상에 형성된 막들(13, 14, 15)을 차례로 건식식각공정으로 제거한다.
이어, 제4c도와 제4d도에 도시된 바와 같이, 상기 건식식각공정에 의해서 남은 상기 막들(13-15)을 포함하면서 상기 게이트산화막(12)상에 실리콘질화막(20)을 형성한 다음, 건식식각에 의해 상기 막들의 측벽에, 즉 게이트 패턴의 다결정실리콘막(13)과 배선금속막(14) 및 고온산화막(15)의 측벽에, 실리콘질화막의 스페이서(20b)가 형성된다.
마찬가지로, 제4e도에 있어서, N2O의 가스분위기하에서 산화공정을 수행하면, 참조번호 16에 의해 가리키는 바와 같이 상기 게이트산화막(12)과 상기 다결정실리콘막(13)의 계면의 가장자리에서는 라운드 형상으로 산화되면서, 건식식각공정의 진행중에 상기 계면에서 발생된 식각손상이 다시 재생될 수 있게 된다. 기타의 효과도 상기 제2실시예의 효과와 동일하다.

Claims (6)

  1. 폴리사이드의 게이트구조를 갖는 반도체장치의 제조방법에 있어서, 반도체 기판(11)상에 게이트산화막(12), 다결정실리콘막(13), 금속배선막(14) 및 고온산화막(15)을 차례로 형성하는 공정과; 상기 게이트산화막(12)상의 막들을 식각하여 소정패턴의게이트패턴을 형성하는 공정과; N2O의 가스분위기하에서 산화공정을 실행하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 식각공정은 건식식각에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 금속배선막(14)은 WSi 및 TiSi 등을 포함하는 금속막인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 폴리사이드의 게이트구조를 갖는 반도체장치의 제조방법에 있어서, 반도체기판(11)상에 게이트산화막(12), 다결정실리콘막(13), 금속배선막(14) 및 고온산화막(15)을 차례로 형성하는 공정과; 상기 게이트산화막(12)상의 막들을 식각하여 게이트패턴을 형성하는 공정과; 상기 게이트패턴의 측벽에 스페이서를 형성하는 공정과; N2O의 가스분위기하에서 산화공정을 실행하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 스페이서는 고온산화막(20a)으로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 상기 스페이서는 실리콘질화막(SiN : 20b)으로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
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