JPS6345853A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

高抵抗の抵抗が配線層に接続されている半導体集積回路
装置に適用して有効な技術に関するものである。

〔従来の技術〕

近年、スタチックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏ−ｒｙ）のメモリセルとしては、高抵抗
多結晶シリコン（Ｓｉ）負荷型メモリセルが主として用
いられている（例えば、特開昭５７−１３０４６１号公
報等）、第４図に示すように、この高抵抗多結晶Ｓｉ負
荷型メモリセルは、’　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ
及び高抵抗多結晶Ｓｉ抵抗Ｒ１から成るインバータと、
ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２及び高抵抗多結晶Ｓｉ抵抗
Ｒ２から成るインバータとの２個のインバータの一方の
出力を他方の入力に接続した構成の情報記憶用のフリッ
プフロップを有し、このフリップフロップと。

セル外との情報のやりとりのためのスイッチ用ＭＯＳ　
Ｆ　Ｅ　Ｔ　Ｑａ　、　Ｑ４とが組み合わされた構成と
なっている。前記高抵抗多結晶Ｓｉ抵抗Ｒ＊　、　Ｒ２
のそれぞれの一端は電源電位ｖｃ０に接続され。

またＭＯ３ＦＥＴＱａ　、Ｑ２のそれぞれのソースは接
地されている。さらに前記スイッチ用ＭＯ８ＦＥＴＱｓ
　、Ｑ４のゲートにはワード線ＷＬが。

ドレインにはビット線ＢＬ、ＢＬがそれぞれ接続されて
いる。

本発明者は、上述のような高抵抗多結晶Ｓｉ負荷検討し
た。以下は、公知とさむた技術ではないが。

本発明者によって検討された嫁術であり、その概要は次
のとおりである。

上述のスタチックＲＡＭは４例えば次のようにして製造
される。すなわち、例えば一層目のポリサイド膜をゲー
トとするＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１〜Ｑ４を半導体
基板上に形成し、次いで眉間絶縁膜を形成した後、この
層間絶縁膜の全面にノンドープすなわち真性（ｉｎｔｒ
ｉｎｓｉｃ）の多結晶Ｓｉ膜を形成する。

次にこの真性多結晶Ｓｉ膜のうちの、後に高抵抗多結晶
Ｓｉ抵抗となる部分を含む領域の表面をマスク層で覆い
、このマスク層を用いて多結晶Ｓｉ膜に例えばリン（Ｐ
）の拡散を行うことにより低抵抗化する０次にエツチン
グを行うことにより、このリン拡散時に形成されたリン
ガラス層及び前記マスク層を除去した後、前記多結晶Ｓ
ｉ膜を例えば反応性イオンエツチング（Ｒｅａｃｔｉｖ
ｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ、ＲＩＥ）のような異方性
ドライエツチングにより所定形状にパターンニングする
。これによって、リンの導入により低抵抗化されたｎ゛
型多結晶Ｓｉ膜から成る配線層と、この配線層に接続さ
れた真性多結晶ＳｉｗＡから成る高抵抗多結晶Ｓｉ抵抗
Ｒｔ　、Ｒ２を形成する０次に、例えばＣＶＤ法により
例えばＳｉＯ２膜のような層間絶縁膜を全面に形成して
これらの配線層及び高抵抗多結晶Ｓｉ抵抗Ｒ１、Ｒ２を
覆った後、Ａ１の配線工程等を行ってスタチックＲＡＭ
を完成させる。

このようにして製造されたスタチックＲＡＭにおいては
、上述の高抵抗多結晶ｓｉｇ抗Ｒｔ　、　Ｒ２の上方に
眉間絶縁膜を介してＡｌ配線すなわちビット線ＢＬ、Ｂ
Ｌがこれらの抵抗Ｒ１，Ｒ２を覆うように設けられた構
造となっている。

〔発明が解決しようとする問題点〕

しかしながら、これらのＡｌ配線１層間絶縁膜及び前記
多結晶Ｓｉ膜により寄生ＭＯ５構造が形成されているた
め、前記Ａ１配線が高電位にある時に寄生ＭＯ５効果に
より高抵抗多結晶Ｓｉ抵抗Ｒｓ、Ｒ２の表面にチャネル
が誘起される。このため、このチャネルを通って流れる
電流の分だけこの抵抗Ｒｓ　、　Ｒ＊抵抗を通って流れ
る電流が増大し、このためいわゆる特機時（スタンバイ
時）消費電流ｌ５ａ（待機時にＲ１又はＲ２を通って電
源電位ＶＯＯから接地線に流れる電流）が大きいという
問題があった。

本発明の目的は、寄生ＭＯ５効果により高抵抗の抵抗を
流れる電流を低減することが可能な技術を提供すること
にある。

本発明の前記ならびｔ；その他の目的と新規な特徴は１
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本発明者は、上述のような欠点を是正すべく鋭意検討を
行ったところ、上述の寄生ＭＯ３効果により高抵抗の抵
抗を流れる電流は、主としてこの抵抗を構成する真性多
結晶ＳｉＨの側面を通って流れることを見い出した。そ
して、このように真性多結晶Ｓｉ膜の側面を電流が流九
やすい理由は、■ＲＩＥによるエツチング後の真性多結
晶Ｓｉ膜の側面はＳｉの結晶粒による凹凸が露出し表面
状態が悪いためこの側面で電界集中が起きやすく、従っ
て寄生ＭＯ３効果が大きいこと、■ＲＩＥによるエツチ
ング後の真性多結晶Ｓｉ膜の側面はほぼ垂直であるため
この側面の上部の角部で電界集中が起きやすく、この結
果前記角部で特に寄生ＭＯ８効果が大きくなること１等
の理由によることを見い出し、本発明を案出するに至っ
た。

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、高抵抗の抵抗を構成する真性半導体膜の側面
に絶縁物から成る側壁を設け又は前記真性半導体膜の側
面を傾斜させている。

〔作　用〕

上記した手段によれば、真性半導体膜の側面に設けた側
壁の厚さの分だけこの側面と上層配線との間の距離が大
きくなり又は真性半導体膜の側面の上部の角部の鋭さが
小さくなるので、この分だけ真性半導体膜の側面におけ
る電界集中が緩和され、従って寄生ＭＯ８効果が緩和さ
れる。このため、寄生ＭＯ５効果により高抵抗の抵抗を
流れる電流を低減することが可能となる。

〔実施例〕

以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。

なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。また、
以下の実施例！及び実施例■によるスタチックＲＡＭの
メモリセルは、いずれも第４図に示すと同様な回路構成
を有する。

失胤粁上 第１図及び第２図に示すように、実施例Ｉによるスタチ
ックＲＡＭにおいては、例えばＰ型Ｓｉ基板のような半
導体基板ｌの表面に例えばＳｉＯ２膜のようなフィール
ド絶縁膜２が設けられ、このフィールド絶縁膜２により
素子分離が行われる。このフィールド絶縁膜２の下方に
は　、４型のチャネルストッパ領域３が設けられ、寄生
チャネルの発生が防止されている。

前記フィールド絶縁膜２で囲まれた各活性領域表面には
１例えば５ｉＯｚ膜のようなゲート絶縁膜４が設けられ
ている。このゲート絶縁膜４及びフィールド絶縁膜２の
上には、例えば多結晶Ｓｉ膜５と高融点金属シリサイド
膜６との二層膜、すなわちポリサイド膜から成る所定形
状のワード線ＷＬ。

ゲート電極７．８及び接地線（ソース線）ＳＬがそれぞ
れ設けられている。なお、これらのワード線ＷＬ、ゲー
ト電極７，８及び接地線ＳＬは、例えば不純物がドープ
された多結晶Ｓｉ膜により構成してもよい、また、フィ
ールド絶縁膜２で囲まれた前記各活性領域には、前記ワ
ード線ＷＬ、ゲート電極７，８及び接地線ＳＬに対して
自己整合的に、ｎ４型のソース領域９及びドレイン領域
１０が形成されている。そして、ワード線ＷＬ、ソース
領域９及びドレイン領域１０によりスイッチ用Ｍ○５Ｆ
ＥＴＱｓ　、Ｑａが、ゲート電極７、ソース領域９及び
ドレイン領域ｌＯによりＭＯ３ＦＥＴＱ１が、ゲート電
極８．ソース領域９及びドレイン領域１０によりＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２がそれぞれ構成されている。こ
れらのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１〜Ｑ４は、いずれ
もいわゆるＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐａｄ
　Ｄｒａｉｎ）構造を有し、前記ソース領域９及びドレ
イン領域１０は、ワードｇｗｔ、、及びゲートｔｌ１７
゜８の側面に例えばＳｉＯ２から成る側壁１１を形成す
る前後の２段階に分けて半導体基板１中に不純物導入を
行うことにより形成される。なお、ＭＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１〜Ｑ４は必ずしもＬＤＤ構造を有する必要はな
い。

また、これら（７）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　
−Ｑ　ａの上には、例えば５ｉＯｚ膜のような眉間絶縁
膜１２が設けられている。なお第１図においては、構成
をわかりやすくするために、この眉間絶縁膜１２の図示
を省略した。さらにこの層間絶縁膜１２の上には、例え
ば所定形状のｎ゛型多結晶Ｓｉ膜がら成る配線ＷＪ１３
と、この配線層１３に接続された例えば真性多結晶Ｓｉ
膜から成る高抵抗多結晶Ｓｉ抵抗Ｒｔ。

Ｒ２とが設けられている。なお前記配線［１３は、層間
絶縁膜１２及びゲート絶縁［４に設けられたコンタクト
ホール１４を通じてそれぞれＭＯ３ＦＥＴＱｓ　、Ｑ４
のソース領域９及びゲート電極７．８にコンタクトして
いる。

前記高抵抗多結晶Ｓｉ抵抗Ｒ１、Ｒ２及び配線層１３の
側面には、例えば５ｉＯｚのような絶縁物から成る側！
ｔＳが設けられている。これによって。

後述のビット線ＢＬ、ＢＬと前記高抵抗多結晶Ｓｉ抵抗
Ｒｓ　、　Ｒ２の側面との間の距離は前記側壁１５の厚
さの分だけ大きくなる。このため、ビット線ＢＬ、ＢＬ
により高抵抗多結晶Ｓｉ抵抗Ｒｓ、Ｒ２の側面に生ずる
電界が弱くなるので、ビット線ＢＬ、Ｉ３Ｌ、後述の眉
間絶縁膜１６及び高抵抗多結晶Ｓｉ抵抗Ｒ１，Ｒ２によ
り構成される寄生ＭＯＳ梼造による寄生ＭＯ８効果が緩
和される。従って、寄生ＭＯ８効果によりこの高抵抗多
結晶Ｓｉ抵抗Ｒ１，Ｒ２の表面を流れる電流を低減する
ことができるので、Ｉｇｏの低減を図ることができる。

また、前記側壁１５を設けた分だけ平坦な表面が得られ
るので、後述の層間絶縁膜１６の形成工程以降の工程を
進める上で有利である。

さらに、前記配線層１３、高抵抗多結晶Ｓｉ抵抗Ｒｔ　
、Ｒ２等を覆うように１例えば５ｉＯｚ膜のような層間
絶縁［１６が設けられ、この層間絶ａｗＡ１６の上に例
えばＡ１１ｌｌから成るビット線ＢＬ、ＢＬが設けられ
ている。これらのビット線ＢＬ、ＢＬは１Ｍ間絶ｍ膜１
２．１６及びゲート絶縁膜４に設けられたコンタクトホ
ール１７を通じて、それぞれＭＯＳ　ＦＥＴＱｓ　、Ｑ
４のドレイン領域１０にコンタクトしている。なお第１
図においては、構成をわかりやすくするためにビット線
ＢＬ、ＢＬを一点鎖線で示し、また二層目の眉間絶縁Ｍ
１６の図示は省略した。

次に、この実施例１によるスタチックＲＡＭの製造方法
の一例につき説明する。

第１図及び第２図に示すように、まずＭＯ５ＦＥ　Ｔ　
Ｑ　＊〜Ｑ４．ワード腺ＷＬ、接地線ＳＬ等を形成し、
これらの上に層間絶縁膜１２を形成した後、コンタクト
ホール１４を形成する。

次に１例えばＣＶＤ法により全面に例えば真性多結晶Ｓ
ｉ膜を形成した後、さらに例えばＣＶＤ法により例えば
５ｉＯｉ膜のような絶ａ膜を全面に形成し、この絶縁膜
をエツチングによりパターンニングして、第１図に示す
ような平面形状を有するマスクＨ！Ｉ１８を形成する。

次にこの状態で前記マスク層１６を用いて前記真性多結
晶Ｓｉ膜中に例えばリンのような不純物を高濃度に拡散
することにより、前記マスクＭ１８の下方を除いて低抵
抗のｎ゛型多結晶５１１ｇとする。

なおリンのような不純物の導入は、例えばイオン打ち込
みにより行うことも可能である。

次に、前記リン拡散時に表面に形成されたリンガラスＮ
！ｊ（図示せず）及び前記マスク層１８をエツチング除
去した後、この多結晶５ｉｒｌＡを例えばＲＩＥにより
所定形状にパターンニングして、ぎ型多結晶Ｓｉ膜から
成る低抵抗の配線層１３及び真性多結晶Ｓｉ［から成る
高抵抗多結晶Ｓｉ抵抗Ｒｔ、Ｒ２を形成する。

次に１例えばＣＶＤ法により全面に例えばＳｉＯ２膜の
ような絶ａ膜を形成した後、この絶縁膜を例えばＲＩ　
Ｅ　Ｌ：より基板と垂直方向に異方性エツチングするこ
とにより、前記高抵抗多結晶Ｓｉ抵抗Ｒ１，Ｒ２及び配
線層１３の側面に絶縁物から成る側壁１５を形成する。

次に、例えばＣＶＤ法により例えば５ｉＯａｌｌＥのよ
うな眉間絶縁膜１６を全面に形成した後、第１図及び第
２図に示すようにコンタクトホール１７及びビット線Ｂ
Ｌ、ＢＬを形成して、目的とするスタチックＲＡＭを完
成させる。

上述のような製造方法によれば、　　Ｉｓ　、が小さい
スタチックＲＡＭを簡単なプロセスにより製造すること
ができる。

失庭涯ｌ 第３図に示すように、実施例■によるスタチックＲＡＭ
は、高抵抗多結晶Ｓｉ抵抗Ｒｔ　、　Ｒ２及び配線層１
３の側面が傾斜していてその断面形状がほぼ台形状とな
っていること及び側壁１５が設けられていないことを除
いて、実施例１によるスタチックＲＡＭと実質的に同一
構成となっている。

このように高抵抗多結晶Ｓｉ抵抗Ｒｓ　、　Ｒ２及び配
線層１３の側面が傾斜しているので、これらの側面の上
部の角部の鋭さが小さく、このためこの角部での電界集
中が緩和される。従って、前記寄生ＭＯＳ効果が緩和さ
れるので、この寄生ＭＯ３効果により高抵抗多結晶Ｓｉ
抵抗Ｒ１，Ｒ２の表面を流れる電流を低減することがで
き、これによって実施例Ｉと同様にＩｇｏの低減を図る
ことができる。また、高抵抗多結晶Ｓｉ抵抗Ｒ１，Ｒ２
及び配線層１３の側面を上述のように傾斜させているの
で、表面形状が平坦となり、このため実施例１と同様に
層間絶縁膜１６の形成工程以降の工程を進める上で有利
である。

上述の実施例■によるスタチックＲＡＭの製造方法は、
高抵抗多結晶Ｓｉ抵抗Ｒ１，Ｒ２及び配線層１３を形成
するためのエツチングを例えばプラズマエツチングのよ
うな等方性エツチングにより行うこと及び実施例Ｉにお
ける側壁１５を形成するための工程がないことを除いて
実施例Ｉで述べたと同様である。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。

例えば、実施例■において、高抵抗多結晶Ｓｉ抵抗Ｒ１
，Ｒ２及び配線層１３の傾斜した側面に実施例Ｉと同様
な側壁１６を設けた構造とすることも可能であり、これ
によってこの側面の電界集中をより効果的に緩和するこ
とが可能である。また。

配線層１３及び抵抗Ｒｓ　、Ｒ２は、多結晶Ｓｉ以外の
各種半導体膜を用いて構成することも可能である。

また、上述の実施例においては１本発明をスタチックＲ
ＡＭに適用した場合につき説明したが、本発明は、高抵
抗の抵抗が配線層に接続されている各種の半導体集積回
路装置に適用することが可能である。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。

下記のとおりである。

すなわち、寄生ＭＯ３効果により抵抗を流れる電流を低
減することができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩによるスタチックＲＡＭの
要部平面図。 第２図は、第１図のＡ−Ａ線断面図、 第３図は、本発明の実施例■によるスタチックＲＡＭの
要部平面図。 第４図は、高抵抗多結晶Ｓｉ負荷型メモリセルの回路構
成を示す回路図である。 図中、ｌ・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜、７．８・・・ゲート電極、９・・・ソース領域、１
０・・・ドレイン領域、１２．１６・・・層間絶縁膜、
１３・・・配線層、１５・・・側壁、１８・・・マスク
層、Ｒ＊　、Ｒ２・・・高抵抗多結晶Ｓｉ抵抗、ＷＬ・
・・ワード線、ＢＬ、ＢＬ・・・ビット線、ＳＬ・・・
接地線である。 ７″

Claims (1)

1. 【特許請求の範囲】 １、真性半導体膜から成る高抵抗の抵抗が配線層に接続
   されている半導体集積回路装置であって、前記真性半導
   体膜の側面に絶縁物から成る側壁を設け又は前記真性半
   導体膜の側面を傾斜させたことを特徴とする半導体集積
   回路装置。 ２、前記抵抗の上方に層間絶縁膜を介して配線が設けら
   れていることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、前記真性半導体膜が真性シリコン膜であることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   集積回路装置。 ４、前記絶縁物が二酸化シリコンであることを特徴とす
   る特許請求の範囲第１項〜第３項のいずれか一項記載の
   半導体集積回路装置。 ５、前記半導体集積回路装置がスタチックＲＡＭである
   ことを特徴とする特許請求の範囲第１項〜第４項のいず
   れか一項記載の半導体集積回路装置。