JPS6345853A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS6345853A
JPS6345853A JP61188525A JP18852586A JPS6345853A JP S6345853 A JPS6345853 A JP S6345853A JP 61188525 A JP61188525 A JP 61188525A JP 18852586 A JP18852586 A JP 18852586A JP S6345853 A JPS6345853 A JP S6345853A
Authority
JP
Japan
Prior art keywords
polycrystalline
film
resistors
insulating film
sides
Prior art date
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Pending
Application number
JP61188525A
Other languages
English (en)
Inventor
Nozomi Matsuda
望 松田
Katsuto Sasaki
勝人 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
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Publication of JPS6345853A publication Critical patent/JPS6345853A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。
高抵抗の抵抗が配線層に接続されている半導体集積回路
装置に適用して有効な技術に関するものである。
〔従来の技術〕
近年、スタチックRA M (Random Acce
ss Memo−ry)のメモリセルとしては、高抵抗
多結晶シリコン(Si)負荷型メモリセルが主として用
いられている(例えば、特開昭57−130461号公
報等)、第4図に示すように、この高抵抗多結晶Si負
荷型メモリセルは、’ M OS F E T Q s
及び高抵抗多結晶Si抵抗R1から成るインバータと、
MOS F E T Q 2及び高抵抗多結晶Si抵抗
R2から成るインバータとの2個のインバータの一方の
出力を他方の入力に接続した構成の情報記憶用のフリッ
プフロップを有し、このフリップフロップと。
セル外との情報のやりとりのためのスイッチ用MOS 
F E T Qa 、 Q4とが組み合わされた構成と
なっている。前記高抵抗多結晶Si抵抗R* 、 R2
のそれぞれの一端は電源電位vc0に接続され。
またMO3FETQa 、Q2のそれぞれのソースは接
地されている。さらに前記スイッチ用MO8FETQs
 、Q4のゲートにはワード線WLが。
ドレインにはビット線BL、BLがそれぞれ接続されて
いる。
本発明者は、上述のような高抵抗多結晶Si負荷検討し
た。以下は、公知とさむた技術ではないが。
本発明者によって検討された嫁術であり、その概要は次
のとおりである。
上述のスタチックRAMは4例えば次のようにして製造
される。すなわち、例えば一層目のポリサイド膜をゲー
トとするM OS F E T Q 1〜Q4を半導体
基板上に形成し、次いで眉間絶縁膜を形成した後、この
層間絶縁膜の全面にノンドープすなわち真性(intr
insic)の多結晶Si膜を形成する。
次にこの真性多結晶Si膜のうちの、後に高抵抗多結晶
Si抵抗となる部分を含む領域の表面をマスク層で覆い
、このマスク層を用いて多結晶Si膜に例えばリン(P
)の拡散を行うことにより低抵抗化する0次にエツチン
グを行うことにより、このリン拡散時に形成されたリン
ガラス層及び前記マスク層を除去した後、前記多結晶S
i膜を例えば反応性イオンエツチング(Reactiv
e Ion Etching、RIE)のような異方性
ドライエツチングにより所定形状にパターンニングする
。これによって、リンの導入により低抵抗化されたn゛
型多結晶Si膜から成る配線層と、この配線層に接続さ
れた真性多結晶SiwAから成る高抵抗多結晶Si抵抗
Rt 、R2を形成する0次に、例えばCVD法により
例えばSiO2膜のような層間絶縁膜を全面に形成して
これらの配線層及び高抵抗多結晶Si抵抗R1、R2を
覆った後、A1の配線工程等を行ってスタチックRAM
を完成させる。
このようにして製造されたスタチックRAMにおいては
、上述の高抵抗多結晶sig抗Rt 、 R2の上方に
眉間絶縁膜を介してAl配線すなわちビット線BL、B
Lがこれらの抵抗R1,R2を覆うように設けられた構
造となっている。
〔発明が解決しようとする問題点〕
しかしながら、これらのAl配線1層間絶縁膜及び前記
多結晶Si膜により寄生MO5構造が形成されているた
め、前記A1配線が高電位にある時に寄生MO5効果に
より高抵抗多結晶Si抵抗Rs、R2の表面にチャネル
が誘起される。このため、このチャネルを通って流れる
電流の分だけこの抵抗Rs 、 R*抵抗を通って流れ
る電流が増大し、このためいわゆる特機時(スタンバイ
時)消費電流l5a(待機時にR1又はR2を通って電
源電位VOOから接地線に流れる電流)が大きいという
問題があった。
本発明の目的は、寄生MO5効果により高抵抗の抵抗を
流れる電流を低減することが可能な技術を提供すること
にある。
本発明の前記ならびt;その他の目的と新規な特徴は1
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔問題点を解決するための手段〕
本発明者は、上述のような欠点を是正すべく鋭意検討を
行ったところ、上述の寄生MO3効果により高抵抗の抵
抗を流れる電流は、主としてこの抵抗を構成する真性多
結晶SiHの側面を通って流れることを見い出した。そ
して、このように真性多結晶Si膜の側面を電流が流九
やすい理由は、■RIEによるエツチング後の真性多結
晶Si膜の側面はSiの結晶粒による凹凸が露出し表面
状態が悪いためこの側面で電界集中が起きやすく、従っ
て寄生MO3効果が大きいこと、■RIEによるエツチ
ング後の真性多結晶Si膜の側面はほぼ垂直であるため
この側面の上部の角部で電界集中が起きやすく、この結
果前記角部で特に寄生MO8効果が大きくなること1等
の理由によることを見い出し、本発明を案出するに至っ
た。
本願において開示される発明のうち1代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、高抵抗の抵抗を構成する真性半導体膜の側面
に絶縁物から成る側壁を設け又は前記真性半導体膜の側
面を傾斜させている。
〔作 用〕
上記した手段によれば、真性半導体膜の側面に設けた側
壁の厚さの分だけこの側面と上層配線との間の距離が大
きくなり又は真性半導体膜の側面の上部の角部の鋭さが
小さくなるので、この分だけ真性半導体膜の側面におけ
る電界集中が緩和され、従って寄生MO8効果が緩和さ
れる。このため、寄生MO5効果により高抵抗の抵抗を
流れる電流を低減することが可能となる。
〔実施例〕
以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。また、
以下の実施例!及び実施例■によるスタチックRAMの
メモリセルは、いずれも第4図に示すと同様な回路構成
を有する。
失胤粁上 第1図及び第2図に示すように、実施例Iによるスタチ
ックRAMにおいては、例えばP型Si基板のような半
導体基板lの表面に例えばSiO2膜のようなフィール
ド絶縁膜2が設けられ、このフィールド絶縁膜2により
素子分離が行われる。このフィールド絶縁膜2の下方に
は 、4型のチャネルストッパ領域3が設けられ、寄生
チャネルの発生が防止されている。
前記フィールド絶縁膜2で囲まれた各活性領域表面には
1例えば5iOz膜のようなゲート絶縁膜4が設けられ
ている。このゲート絶縁膜4及びフィールド絶縁膜2の
上には、例えば多結晶Si膜5と高融点金属シリサイド
膜6との二層膜、すなわちポリサイド膜から成る所定形
状のワード線WL。
ゲート電極7.8及び接地線(ソース線)SLがそれぞ
れ設けられている。なお、これらのワード線WL、ゲー
ト電極7,8及び接地線SLは、例えば不純物がドープ
された多結晶Si膜により構成してもよい、また、フィ
ールド絶縁膜2で囲まれた前記各活性領域には、前記ワ
ード線WL、ゲート電極7,8及び接地線SLに対して
自己整合的に、n4型のソース領域9及びドレイン領域
10が形成されている。そして、ワード線WL、ソース
領域9及びドレイン領域10によりスイッチ用M○5F
ETQs 、Qaが、ゲート電極7、ソース領域9及び
ドレイン領域lOによりMO3FETQ1が、ゲート電
極8.ソース領域9及びドレイン領域10によりM O
S F E T Q 2がそれぞれ構成されている。こ
れらのM OS F E T Q 1〜Q4は、いずれ
もいわゆるL D D (Lightly Dopad
 Drain)構造を有し、前記ソース領域9及びドレ
イン領域10は、ワードgwt、、及びゲートtl17
゜8の側面に例えばSiO2から成る側壁11を形成す
る前後の2段階に分けて半導体基板1中に不純物導入を
行うことにより形成される。なお、MOS F E T
 Q 1〜Q4は必ずしもLDD構造を有する必要はな
い。
また、これら(7) M OS F E T Q t 
−Q aの上には、例えば5iOz膜のような眉間絶縁
膜12が設けられている。なお第1図においては、構成
をわかりやすくするために、この眉間絶縁膜12の図示
を省略した。さらにこの層間絶縁膜12の上には、例え
ば所定形状のn゛型多結晶Si膜がら成る配線WJ13
と、この配線層13に接続された例えば真性多結晶Si
膜から成る高抵抗多結晶Si抵抗Rt。
R2とが設けられている。なお前記配線[13は、層間
絶縁膜12及びゲート絶縁[4に設けられたコンタクト
ホール14を通じてそれぞれMO3FETQs 、Q4
のソース領域9及びゲート電極7.8にコンタクトして
いる。
前記高抵抗多結晶Si抵抗R1、R2及び配線層13の
側面には、例えば5iOzのような絶縁物から成る側!
tSが設けられている。これによって。
後述のビット線BL、BLと前記高抵抗多結晶Si抵抗
Rs 、 R2の側面との間の距離は前記側壁15の厚
さの分だけ大きくなる。このため、ビット線BL、BL
により高抵抗多結晶Si抵抗Rs、R2の側面に生ずる
電界が弱くなるので、ビット線BL、I3L、後述の眉
間絶縁膜16及び高抵抗多結晶Si抵抗R1,R2によ
り構成される寄生MOS梼造による寄生MO8効果が緩
和される。従って、寄生MO8効果によりこの高抵抗多
結晶Si抵抗R1,R2の表面を流れる電流を低減する
ことができるので、Igoの低減を図ることができる。
また、前記側壁15を設けた分だけ平坦な表面が得られ
るので、後述の層間絶縁膜16の形成工程以降の工程を
進める上で有利である。
さらに、前記配線層13、高抵抗多結晶Si抵抗Rt 
、R2等を覆うように1例えば5iOz膜のような層間
絶縁[16が設けられ、この層間絶awA16の上に例
えばA11llから成るビット線BL、BLが設けられ
ている。これらのビット線BL、BLは1M間絶m膜1
2.16及びゲート絶縁膜4に設けられたコンタクトホ
ール17を通じて、それぞれMOS FETQs 、Q
4のドレイン領域10にコンタクトしている。なお第1
図においては、構成をわかりやすくするためにビット線
BL、BLを一点鎖線で示し、また二層目の眉間絶縁M
16の図示は省略した。
次に、この実施例1によるスタチックRAMの製造方法
の一例につき説明する。
第1図及び第2図に示すように、まずMO5FE T 
Q *〜Q4.ワード腺WL、接地線SL等を形成し、
これらの上に層間絶縁膜12を形成した後、コンタクト
ホール14を形成する。
次に1例えばCVD法により全面に例えば真性多結晶S
i膜を形成した後、さらに例えばCVD法により例えば
5iOi膜のような絶a膜を全面に形成し、この絶縁膜
をエツチングによりパターンニングして、第1図に示す
ような平面形状を有するマスクH!I18を形成する。
次にこの状態で前記マスク層16を用いて前記真性多結
晶Si膜中に例えばリンのような不純物を高濃度に拡散
することにより、前記マスクM18の下方を除いて低抵
抗のn゛型多結晶511gとする。
なおリンのような不純物の導入は、例えばイオン打ち込
みにより行うことも可能である。
次に、前記リン拡散時に表面に形成されたリンガラスN
!j(図示せず)及び前記マスク層18をエツチング除
去した後、この多結晶5irlAを例えばRIEにより
所定形状にパターンニングして、ぎ型多結晶Si膜から
成る低抵抗の配線層13及び真性多結晶Si[から成る
高抵抗多結晶Si抵抗Rt、R2を形成する。
次に1例えばCVD法により全面に例えばSiO2膜の
ような絶a膜を形成した後、この絶縁膜を例えばRI 
E L:より基板と垂直方向に異方性エツチングするこ
とにより、前記高抵抗多結晶Si抵抗R1,R2及び配
線層13の側面に絶縁物から成る側壁15を形成する。
次に、例えばCVD法により例えば5iOallEのよ
うな眉間絶縁膜16を全面に形成した後、第1図及び第
2図に示すようにコンタクトホール17及びビット線B
L、BLを形成して、目的とするスタチックRAMを完
成させる。
上述のような製造方法によれば、  Is 、が小さい
スタチックRAMを簡単なプロセスにより製造すること
ができる。
失庭涯l 第3図に示すように、実施例■によるスタチックRAM
は、高抵抗多結晶Si抵抗Rt 、 R2及び配線層1
3の側面が傾斜していてその断面形状がほぼ台形状とな
っていること及び側壁15が設けられていないことを除
いて、実施例1によるスタチックRAMと実質的に同一
構成となっている。
このように高抵抗多結晶Si抵抗Rs 、 R2及び配
線層13の側面が傾斜しているので、これらの側面の上
部の角部の鋭さが小さく、このためこの角部での電界集
中が緩和される。従って、前記寄生MOS効果が緩和さ
れるので、この寄生MO3効果により高抵抗多結晶Si
抵抗R1,R2の表面を流れる電流を低減することがで
き、これによって実施例Iと同様にIgoの低減を図る
ことができる。また、高抵抗多結晶Si抵抗R1,R2
及び配線層13の側面を上述のように傾斜させているの
で、表面形状が平坦となり、このため実施例1と同様に
層間絶縁膜16の形成工程以降の工程を進める上で有利
である。
上述の実施例■によるスタチックRAMの製造方法は、
高抵抗多結晶Si抵抗R1,R2及び配線層13を形成
するためのエツチングを例えばプラズマエツチングのよ
うな等方性エツチングにより行うこと及び実施例Iにお
ける側壁15を形成するための工程がないことを除いて
実施例Iで述べたと同様である。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが1本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において1種々変形し得ることは勿論である
例えば、実施例■において、高抵抗多結晶Si抵抗R1
,R2及び配線層13の傾斜した側面に実施例Iと同様
な側壁16を設けた構造とすることも可能であり、これ
によってこの側面の電界集中をより効果的に緩和するこ
とが可能である。また。
配線層13及び抵抗Rs 、R2は、多結晶Si以外の
各種半導体膜を用いて構成することも可能である。
また、上述の実施例においては1本発明をスタチックR
AMに適用した場合につき説明したが、本発明は、高抵
抗の抵抗が配線層に接続されている各種の半導体集積回
路装置に適用することが可能である。
〔発明の効果〕
本願において開示される発明のうち1代表的なものによ
って得られる効果を簡単に説明すれば。
下記のとおりである。
すなわち、寄生MO3効果により抵抗を流れる電流を低
減することができる。
【図面の簡単な説明】
第1図は、本発明の実施例IによるスタチックRAMの
要部平面図。 第2図は、第1図のA−A線断面図、 第3図は、本発明の実施例■によるスタチックRAMの
要部平面図。 第4図は、高抵抗多結晶Si負荷型メモリセルの回路構
成を示す回路図である。 図中、l・・・半導体基板、2・・・フィールド絶縁膜
、3・・・チャネルストッパ領域、4・・・ゲート絶縁
膜、7.8・・・ゲート電極、9・・・ソース領域、1
0・・・ドレイン領域、12.16・・・層間絶縁膜、
13・・・配線層、15・・・側壁、18・・・マスク
層、R* 、R2・・・高抵抗多結晶Si抵抗、WL・
・・ワード線、BL、BL・・・ビット線、SL・・・
接地線である。 7″

Claims (1)

  1. 【特許請求の範囲】 1、真性半導体膜から成る高抵抗の抵抗が配線層に接続
    されている半導体集積回路装置であって、前記真性半導
    体膜の側面に絶縁物から成る側壁を設け又は前記真性半
    導体膜の側面を傾斜させたことを特徴とする半導体集積
    回路装置。 2、前記抵抗の上方に層間絶縁膜を介して配線が設けら
    れていることを特徴とする特許請求の範囲第1項記載の
    半導体集積回路装置。 3、前記真性半導体膜が真性シリコン膜であることを特
    徴とする特許請求の範囲第1項又は第2項記載の半導体
    集積回路装置。 4、前記絶縁物が二酸化シリコンであることを特徴とす
    る特許請求の範囲第1項〜第3項のいずれか一項記載の
    半導体集積回路装置。 5、前記半導体集積回路装置がスタチックRAMである
    ことを特徴とする特許請求の範囲第1項〜第4項のいず
    れか一項記載の半導体集積回路装置。
JP61188525A 1986-08-13 1986-08-13 半導体集積回路装置 Pending JPS6345853A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625215A (en) * 1992-11-24 1997-04-29 Lucent Technologies Inc. SRAM cell with balanced load resistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625215A (en) * 1992-11-24 1997-04-29 Lucent Technologies Inc. SRAM cell with balanced load resistors

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