JPH01173728A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01173728A JPH01173728A JP33477087A JP33477087A JPH01173728A JP H01173728 A JPH01173728 A JP H01173728A JP 33477087 A JP33477087 A JP 33477087A JP 33477087 A JP33477087 A JP 33477087A JP H01173728 A JPH01173728 A JP H01173728A
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は高濃度層上に低ｍＫ層を有しかつ前記高濃度Ｊ
−にＢＭＤ （Ｂｕｌｋ Ｍｌｃｒｏ Ｄｅｆｅｃｔ
）が含まれる半導体装置及びその製造方法に関し、特に
ＭＯＳエピタキシャルを使用する分野で、トレンチ構造
のキヤ・母シタを有するダイナミックＲＡＭ等に使用さ
れるものである。
−にＢＭＤ （Ｂｕｌｋ Ｍｌｃｒｏ Ｄｅｆｅｃｔ
）が含まれる半導体装置及びその製造方法に関し、特に
ＭＯＳエピタキシャルを使用する分野で、トレンチ構造
のキヤ・母シタを有するダイナミックＲＡＭ等に使用さ
れるものである。
（従来の技術）
一般に、第８図の如＜ ｐ＋＋領域（高濃度不純物層）
１を有する牛４体装置においては、Ｐ−領域（低濃度不
純物層）２に形成されるアクティブ素子（トランジスタ
、キャパシタなど）に悪影響を与えるクエハプロセス途
上の汚染対策として。
１を有する牛４体装置においては、Ｐ−領域（低濃度不
純物層）２に形成されるアクティブ素子（トランジスタ
、キャパシタなど）に悪影響を与えるクエハプロセス途
上の汚染対策として。
ＢＭＤ （Ｂｕｌｋ Ｍｌｃｒａ Ｄ＠ｆｅｃｔ ）
３を意図的に形成し、このＢＭＤ ３により汚染源を内
部に吸着する方法がとられる。このようにすることでＰ
−層２に結晶欠陥が生ぜず、安定した歩留での生産が可
能となる。
３を意図的に形成し、このＢＭＤ ３により汚染源を内
部に吸着する方法がとられる。このようにすることでＰ
−層２に結晶欠陥が生ぜず、安定した歩留での生産が可
能となる。
第８図は集積回路の一例としてのダイナミックＲＡＭを
示し、４はソースまたはドレインとなるＮ＋鳩、５は薄
い酸化膜、６はフィールド酸化膜、７１〜７３はポリシ
リコン層、８はアルミニウム配線（例えばビットライン
）、９は絶縁膜である。７１はキャパシタ用ポリシリコ
ンｓ ’ｍ ｓ ’ｍはワードライン等のぼりシリコ
ン配線である。ここでは図示されていなｈが、ポリシリ
コン電極７１に隣接する酸化膜５のまわシのＰ＋＋層Ｊ
、Ｐ−層２にはＮ塵屑が形成され、このＮ型層はポリシ
リコン電極７１の電圧により反転した層か、あるいは予
め設けられる不純物層である。これによりキａ、 ノｅ
シタが形成される。
示し、４はソースまたはドレインとなるＮ＋鳩、５は薄
い酸化膜、６はフィールド酸化膜、７１〜７３はポリシ
リコン層、８はアルミニウム配線（例えばビットライン
）、９は絶縁膜である。７１はキャパシタ用ポリシリコ
ンｓ ’ｍ ｓ ’ｍはワードライン等のぼりシリコ
ン配線である。ここでは図示されていなｈが、ポリシリ
コン電極７１に隣接する酸化膜５のまわシのＰ＋＋層Ｊ
、Ｐ−層２にはＮ塵屑が形成され、このＮ型層はポリシ
リコン電極７１の電圧により反転した層か、あるいは予
め設けられる不純物層である。これによりキａ、 ノｅ
シタが形成される。
（発明が解決しようとする問題点）
上記のように従来技術では、Ｐ 層１に充分多数のＢＭ
Ｄ ｊを形成することで、デバイスを形成する各工程で
問題となる汚染源（例えば重金属などンをＢＭＤ ３に
吸着し、アクティブ素子が形成される表層例えばＰ−層
２に結晶欠陥が生じるのを防止していた。
Ｄ ｊを形成することで、デバイスを形成する各工程で
問題となる汚染源（例えば重金属などンをＢＭＤ ３に
吸着し、アクティブ素子が形成される表層例えばＰ−層
２に結晶欠陥が生じるのを防止していた。
しかるにＰ＋＋層１にアクティブ素子（この場合キャパ
シタ］が形成されると、これが、表層に結晶欠陥が生じ
るのを防止するために形成されている多数のＢＭＤＪよ
り悪影響を受けることが判明した。
シタ］が形成されると、これが、表層に結晶欠陥が生じ
るのを防止するために形成されている多数のＢＭＤＪよ
り悪影響を受けることが判明した。
即ちアクティブ素子例えばトレンテキャノクシタ等の形
成を想定すると、必然的にトレンチの囲シのＰ＋＋層１
にＰＮ接合が形成されるが、このＰＮ接合の一部はＢＭ
Ｄ Ｊの領域に形成される。この場合ＢＭＤ ｊは接合
リークを引き起こす要因として働き、素子の性能、信頼
性に劣化をもたらす。
成を想定すると、必然的にトレンチの囲シのＰ＋＋層１
にＰＮ接合が形成されるが、このＰＮ接合の一部はＢＭ
Ｄ Ｊの領域に形成される。この場合ＢＭＤ ｊは接合
リークを引き起こす要因として働き、素子の性能、信頼
性に劣化をもたらす。
ところで従来のトレンチ構造は、Ｐ 層ノ上にＰ″″″
層２り、Ｐ 層表面付近のＢＭＤ ３は充分抜けきった
第９図のような構造にならず、第８図の形でキャノ量シ
タ下部はＢＭＤ領域と重書した形となり、上記リーク等
の問題点を引き起こしていた。
層２り、Ｐ 層表面付近のＢＭＤ ３は充分抜けきった
第９図のような構造にならず、第８図の形でキャノ量シ
タ下部はＢＭＤ領域と重書した形となり、上記リーク等
の問題点を引き起こしていた。
本発明は、上記実情に鑑みてなされたもので、高濃度層
に、トレンチまたはこれに付随するＰＮ接合領域または
これに付随する空乏層領域が達する場合、その囲シの前
記高濃度層にはＢＭＤが存在しないようにすることによ
り、前記問題点を解消するものである。
に、トレンチまたはこれに付随するＰＮ接合領域または
これに付随する空乏層領域が達する場合、その囲シの前
記高濃度層にはＢＭＤが存在しないようにすることによ
り、前記問題点を解消するものである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、高濃
度層上に低濃度層を有しかつ前記高濃度層にはＢＭＤ
（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ ）が含まれる
半導体装置において、前記高濃度層にまで達する半導体
素子のＰＮ接合領域またはこれに付随して発生する空乏
層領域が形成され、前記高濃度層におけるＢｙＤは前記
半導体素子領域の周囲には存在しない構成としたことを
第１の特徴とする。また、高濃度層上に低濃度層を有し
かつ前言己高濃度層にはＢＭＤ （Ｂｕｌｋ Ｍｉｃｒ
ｔ＋ Ｄｅｆｅｃｔ ）カニ含まれる半導体装置の製造
方法において、前記高濃度層に達するトレンチを設ける
か、または少くともトレンチに付すいするＰＮ接合また
はこれに付ずいして発生する空乏層領域が前記高濃度層
に存在するトレンチを前記半導体装置の半導体基板に設
け、前記トレンチの内壁からその囲りのＢＭＤを熱処理
で外拡散させることを第２の特徴とする。
度層上に低濃度層を有しかつ前記高濃度層にはＢＭＤ
（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ ）が含まれる
半導体装置において、前記高濃度層にまで達する半導体
素子のＰＮ接合領域またはこれに付随して発生する空乏
層領域が形成され、前記高濃度層におけるＢｙＤは前記
半導体素子領域の周囲には存在しない構成としたことを
第１の特徴とする。また、高濃度層上に低濃度層を有し
かつ前言己高濃度層にはＢＭＤ （Ｂｕｌｋ Ｍｉｃｒ
ｔ＋ Ｄｅｆｅｃｔ ）カニ含まれる半導体装置の製造
方法において、前記高濃度層に達するトレンチを設ける
か、または少くともトレンチに付すいするＰＮ接合また
はこれに付ずいして発生する空乏層領域が前記高濃度層
に存在するトレンチを前記半導体装置の半導体基板に設
け、前記トレンチの内壁からその囲りのＢＭＤを熱処理
で外拡散させることを第２の特徴とする。
即ち本発明は、上記の如き半導体層に設けたトレンチ（
凹部）より、高温熱処理による外拡散（Ｏｕｔ −Ｄｉ
ｆｆｕｓｉｏｎ ）で、キャノぞシタ等の半導体素子が
形成されるトレンチの囲りのＢＭＤを消滅除去させ、Ｂ
ＭＤが存在することによる悪影響をなくすようにしたも
のである。
凹部）より、高温熱処理による外拡散（Ｏｕｔ −Ｄｉ
ｆｆｕｓｉｏｎ ）で、キャノぞシタ等の半導体素子が
形成されるトレンチの囲りのＢＭＤを消滅除去させ、Ｂ
ＭＤが存在することによる悪影響をなくすようにしたも
のである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図の如く本実施例では、Ｐ”−、Ｐ＋＋積層構造のエピ
タキシャル基板を用いる場合であシ、符号も前記従来例
で用いたものと対応させる。即ちｐ＋＋層１中にはＰ−
層での結晶欠陥を防止するために、低温熱処理（例えば
７００℃近辺）、中温熱処理（例えば１０００℃近辺）
などを用いて、ＢＭＤ Ｊを形成する。なおＰ−層２に
は、エピタキシャル成長を用い過剰酸素含有率が通常の
バルクウェハに比べて極めて低いため、 ＢＭＤは基本
的には発生しない、その後例えば、第２図の如くフィー
ルド酸化膜６、薄い酸化膜５を形成後、第３図の如くレ
ジストを用いた写真蝕刻法などを用いて、ｐ＋＋層１に
達するトレンチ１ノを設ける。次に第４図に示す如く高
温熱処理（例えば１２００℃近辺）罠より、トレンチ１
１の内壁よりその近辺の過剰酸素が外拡散していき、こ
のためＢＭＤ ３の分布は第４図の如くなり、ＢＭＤが
存在しない領域１２ができる。上記高温熱処理には、ウ
ェル拡散工程での高温熱処理を利用できる。その後トレ
ンチ内壁にダート酸化膜（薄い酸化膜）５を形成し、ト
レンチ１ノ内にぼりシリコン層７１を形成することによ
りトレンチキャパシタを形成する（第５図）。
図の如く本実施例では、Ｐ”−、Ｐ＋＋積層構造のエピ
タキシャル基板を用いる場合であシ、符号も前記従来例
で用いたものと対応させる。即ちｐ＋＋層１中にはＰ−
層での結晶欠陥を防止するために、低温熱処理（例えば
７００℃近辺）、中温熱処理（例えば１０００℃近辺）
などを用いて、ＢＭＤ Ｊを形成する。なおＰ−層２に
は、エピタキシャル成長を用い過剰酸素含有率が通常の
バルクウェハに比べて極めて低いため、 ＢＭＤは基本
的には発生しない、その後例えば、第２図の如くフィー
ルド酸化膜６、薄い酸化膜５を形成後、第３図の如くレ
ジストを用いた写真蝕刻法などを用いて、ｐ＋＋層１に
達するトレンチ１ノを設ける。次に第４図に示す如く高
温熱処理（例えば１２００℃近辺）罠より、トレンチ１
１の内壁よりその近辺の過剰酸素が外拡散していき、こ
のためＢＭＤ ３の分布は第４図の如くなり、ＢＭＤが
存在しない領域１２ができる。上記高温熱処理には、ウ
ェル拡散工程での高温熱処理を利用できる。その後トレ
ンチ内壁にダート酸化膜（薄い酸化膜）５を形成し、ト
レンチ１ノ内にぼりシリコン層７１を形成することによ
りトレンチキャパシタを形成する（第５図）。
その他Ｐ″″層２上にはトランジスタ等の半導体素子を
形成し、例えば図示の如くダイナミックＲＡＭ等が形成
されるものである。
形成し、例えば図示の如くダイナミックＲＡＭ等が形成
されるものである。
上記第５図の如きものであれば、Ｐ＋＋層１に達するト
レンチ１ノクシタの囲夛にはＢＭＤ ３が存在しないよ
うにしたため、該ＢＭＤによるリーク電流等を防止でき
るものである。
レンチ１ノクシタの囲夛にはＢＭＤ ３が存在しないよ
うにしたため、該ＢＭＤによるリーク電流等を防止でき
るものである。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例では、トレンチにより形成される半
導体素子としてトレンチキャパシタに適用した場合を説
明したが、これのみに限られなり、また実施例ではトレ
ンチ１ノがＰ＋＋層１に完全に達している場合を説明し
たが、該高濃度層にトレンチ（凹部〕が達する手前で止
った場合でも、該トレンチに付随するＰＮ接合またはこ
れに付ずいして発生する空乏層領域が前記高濃度層（Ｐ
＋１層ｌ）に達する場合に本発明を適用しても、同様な
効果が期待できるものである。第６図はこのことを示す
もので、本発明は第６図（ａ）ないしくｄ）のいずれを
も含むものである。第６図中においてＸＪはＰＮ接合領
域を、３０は空乏層を示している。
ある。例えば実施例では、トレンチにより形成される半
導体素子としてトレンチキャパシタに適用した場合を説
明したが、これのみに限られなり、また実施例ではトレ
ンチ１ノがＰ＋＋層１に完全に達している場合を説明し
たが、該高濃度層にトレンチ（凹部〕が達する手前で止
った場合でも、該トレンチに付随するＰＮ接合またはこ
れに付ずいして発生する空乏層領域が前記高濃度層（Ｐ
＋１層ｌ）に達する場合に本発明を適用しても、同様な
効果が期待できるものである。第６図はこのことを示す
もので、本発明は第６図（ａ）ないしくｄ）のいずれを
も含むものである。第６図中においてＸＪはＰＮ接合領
域を、３０は空乏層を示している。
また本発明においてＰＮ接合領域は、予め形成されたも
のでもよいし、電圧がかけられて導電型が反転して形成
されるものでもよい。また本発明は、ＢＭＤ領域が基板
基準表面より２つ以上の異なる深さのところに形成され
ている半導体装置であればよい。第７図はこのことを示
すもので、例えば４１が基板基準表面であシ、４２がＢ
ＭＤ領域であった場合、例えば基板基準表面４１よりの
深さがＸ１ｅＸ１と２つの場合は、Ｘ凰（ｘ ２となる
ような半導体装置であればよい。
のでもよいし、電圧がかけられて導電型が反転して形成
されるものでもよい。また本発明は、ＢＭＤ領域が基板
基準表面より２つ以上の異なる深さのところに形成され
ている半導体装置であればよい。第７図はこのことを示
すもので、例えば４１が基板基準表面であシ、４２がＢ
ＭＤ領域であった場合、例えば基板基準表面４１よりの
深さがＸ１ｅＸ１と２つの場合は、Ｘ凰（ｘ ２となる
ような半導体装置であればよい。
［発明の効果コ
以上説明した如く本発明によれば、低濃度層下の高濃度
層に達する半導体素子の囲シにはＢＭＤが存在しないよ
うにしたので、これによりリーク電流等の悪影響を防止
でき、高い信頼性と生産性を有する半導体装置が得られ
るものである。
層に達する半導体素子の囲シにはＢＭＤが存在しないよ
うにしたので、これによりリーク電流等の悪影響を防止
でき、高い信頼性と生産性を有する半導体装置が得られ
るものである。
第１図ないし第５図は本発明の実施例の工程、説明図、
第６図、第７図は本発明の詳細な説明図、第８図は従来
装置の断面図、第９図は好ましｈ構造の半導体装置を示
す断面図である。 １・・・Ｐ＋“層、２・・・Ｐ−層、３・・・ＢＭＤ、
４・・・ソースまたはドレイン層、５・・・絶縁膜、７
１〜７３・・・ポリシリコン層、１２・・・ＢＭＤが存
在しない領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
第６図、第７図は本発明の詳細な説明図、第８図は従来
装置の断面図、第９図は好ましｈ構造の半導体装置を示
す断面図である。 １・・・Ｐ＋“層、２・・・Ｐ−層、３・・・ＢＭＤ、
４・・・ソースまたはドレイン層、５・・・絶縁膜、７
１〜７３・・・ポリシリコン層、１２・・・ＢＭＤが存
在しない領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
Claims (11)
- （１）高濃度層上に低濃度層を有しかつ前記高濃度層に
はＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）が含
まれる半導体装置において、前記高濃度層にまで達する
半導体素子のＰＮ接合領域あるいはこれに付随して発生
する空乏層領域が形成され、前記高濃度層におけるＢＭ
Ｄは前記半導体素子領域の周囲には存在しない構成とし
たことを特徴とする半導体装置。 - （２）前記低濃度層はエピタキシャル成長層であること
を特徴とする特許請求の範囲第１項に記載の半導体装置
。 - （３）前記半導体素子がトレンチ構造であることを特徴
とする特許請求の範囲第１項に記載の半導体装置。 - （４）前記ＰＮ接合領域は、予め形成されたものまたは
電圧がかけられて導電型が反転して形成されるものであ
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置。 - （５）前記ＢＭＤ領域が前記低濃度層表面より２つ以上
の異なる深さのところに形成されていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 - （６）高濃度層上に低濃度層を有しかつ前記高濃度層に
はＢＭＤ（Ｂｕｌｋ Ｍｉｅｒｏ Ｄｅｆｅｃｔ）が含
まれる半導体装置の製造方法において、前記高濃度層に
達するトレンチ構造を設けるか、または少くともトレン
チ構造に付ずいするＰＮ接合領域あるいは、該領域に付
ずいして発生する空乏層領域が前記高濃度層に達するト
レンチ構造を前記半導体装置の半導体基板に設け、前記
トレンチ構造の内壁からその近傍のＢＭＤを熱処理で外
拡散させることを特徴とする半導体装置の製造方法。 - （７）前記低濃度層はエピタキシャル成長層であること
を特徴とする特許請求の範囲第６項に記載の半導体装置
の製造方法。 - （８）前記半導体素子がトレンチ・キャパシタであるこ
とを特徴とする特許請求の範囲第６項に記載の半導体装
置の製造方法。 - （９）前記ＰＮ接合領域は、予め形成されたものまたは
電圧がかけられて導電型が反転して形成されるものであ
ることを特徴とする特許請求の範囲第６項に記載の半導
体装置の製造方法。 - （１０）前記ＢＭＤ形成に、低温（例えば７００℃近辺
）、中温（例えば１０００℃近辺）の熱工程を用いるこ
とを特徴とする特許請求の範囲第６項に記載の半導体装
置の製造方法。 - （１１）前記トレンチを形成後、ウェル層形成を含む高
温（例えば１２００℃近辺）熱処理を行なうことを特徴
とする特許請求の範囲第６項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334770A JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334770A JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173728A true JPH01173728A (ja) | 1989-07-10 |
| JPH0642486B2 JPH0642486B2 (ja) | 1994-06-01 |
Family
ID=18281034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334770A Expired - Fee Related JPH0642486B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642486B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964444A2 (en) * | 1998-06-09 | 1999-12-15 | Siemens Aktiengesellschaft | Semiconductors having denuded zones |
| JP2006156973A (ja) * | 2004-10-25 | 2006-06-15 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140830A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-28 JP JP62334770A patent/JPH0642486B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140830A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| EP0964444A2 (en) * | 1998-06-09 | 1999-12-15 | Siemens Aktiengesellschaft | Semiconductors having denuded zones |
| JP2006156973A (ja) * | 2004-10-25 | 2006-06-15 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642486B2 (ja) | 1994-06-01 |
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