JPH0346338A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0346338A
JPH0346338A JP18310689A JP18310689A JPH0346338A JP H0346338 A JPH0346338 A JP H0346338A JP 18310689 A JP18310689 A JP 18310689A JP 18310689 A JP18310689 A JP 18310689A JP H0346338 A JPH0346338 A JP H0346338A
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insulating film
drain
gate
epitaxial growth
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Kenji Aoki
健二 青木
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータのスイッチング素子、メモリ
素子等に幅広く利用される絶縁ゲート型電界効果トラン
ジスタ(以下、MOSFETと略す)に関する。
〔発明の概要〕
この発明は、ソース及びドレイン領域の下側に絶縁膜層
を設けることで基板とソース・ドレインとの間の接合容
量を低減化し、トランジスタの高速動作を実現するため
の製造方法に関して、新しい方法を提供するものである
〔従来の技術〕
絶縁ゲート電界効果トランジスタ(以下、MOSFET
と略す)を製造する場合、従来は第2図fatに示す半
導体基板lの表面部分にゲート絶縁膜4を設ける工程と
、第2開山)に示す前記ゲート絶縁膜4を介してゲート
電極用材料を底膜する工程と、第2図telに示すゲー
ト電極5を形成した後にイオン注入でソース6とドレイ
ン7を設ける工程とから戒っていた。この場合に形成さ
れるドレイン7と半導体基板1との間はPn”接合とな
っていた。
〔発明が解決しようとする課題〕
しかしながら、ドレインと基板との間の接合容M(以下
、これをドレイン容ICゎと称する)は、例えばCMO
Sインバータの動特性を低下させる要因であり、ドレイ
ン容量C0の値を小さくすることが必要となっていた。
〔課題を解決するための手段〕 上記従来技術のもつ問題点を克服するために、本発明で
は以下のような手段を講している。即ち、本発明では第
1図tal〜(C1に示すような製造工程を採用するこ
とにより、第1図telで示すようにソース6及びドレ
イン7を基板■との間に絶縁膜を埋め込んだ構造を実現
している。
〔作用〕
第1図(C1に示すような構造を実現することにより、
ドレイン容!c、oが大幅に低減され、インバータの動
特性が向上する。
〔実施例〕
以下、第1図及び第3図を用いて本発明の詳細な説明す
る。第1図[al〜(clは本発明を用いてMOSFE
Tを製造する場合の製造工程順断面図である。第1図t
a+は、半導体基板lのうえに絶縁膜2を設けた後に、
ゲートが形成される部分の直下に相当する領域のみ絶縁
膜2をエツチングし、半導体基板表面を露出させる。次
に第1図(′b)において、前記半導体基板表面が露出
した領域をシードとしてエピタキシャル成長を行う。こ
の場合、前記絶縁膜2の上側にもラテラルエピタキシャ
ル成長により単結晶が形成される。また、エピタキシャ
ル成長法として分子層工゛ピタキシャル法(Molec
ulan Layen [!pitaxy法; MLE
)を用いると、前記エピタキシャル成長層の膜厚は、単
原子層オーダーの精度で形成され、かつ不純物濃度プロ
ファイルも急峻となる0例えば分子層エピタキシャル成
長法を用いて形成された場合きエピタキシャル成長層の
プロファイルは、第3図に示すように約2000人のP
°層と、表面側の約50OAのP−層とから成り、その
遷移領域の幅は約200人と急峻なものとなっている。
この場合、10層の形成にはシリコンのソースガスとし
てジクロルシランC3kHzC1g)を用い、ドーピン
グのソースとしてジポラン(BJh)を用い、P−層の
形成にはジボランを用いずノンドープ成長を行っている
0次に、第1図(C)において、ゲート絶縁膜4及びゲ
ート電極5を形成した後に、イオン注入法を用いてソー
ス6とドレイン7が形成される。
以上のような方法で製造されたMOSFETは、ドレイ
ン容fcaが小さく、かつ電流駆動能力が高いという特
徴を有する。更に、チャネル直下の不純物濃度が高いた
め、ドレイン空乏層がゲート直下に伸びることが抑えら
れ、その結果、単チャネル効果を起こしにくい構造とな
っている。
〔発明の効果〕
ドレイン容量が低減化され、電流駆動能力の高いトラン
ジスタの新しい製造方法を提供する。
【図面の簡単な説明】
第1図は本発明を用いてMOSFETを製造する場合の
製造工程順断面図、第2図は従来の方法によるMOSF
ETの製造工程順断面図、第3図は第1図(C1におけ
るゲート直下の半導体層のボロンの深さ方向に対する濃
度プロファイルを示す図である。 l・・・半導体基板 2・・・絶縁膜 3・・・半導体1i(エピタキシャル成長層)4・・・
ゲート絶縁膜 5 ・ゲート電極 ・ソース ・ドレイン 以上

Claims (3)

    【特許請求の範囲】
  1. (1)第1導電型の半導体基板表面の一部に絶縁膜を設
    ける第1の工程と、前記絶縁膜が設けられず前記半導体
    基板表面が露出している領域をシードとしてラテラルエ
    ピタキシャル成長を行って前記第1導電型と同じ導電型
    の半導体層を設ける第2の工程と、前記半導体層の上に
    ゲート絶縁膜を介してゲート電極を設けた後に、イオン
    注入を行って前記第1導電型と異なる第2導電型のソー
    ス及びドレインを形成する第3の工程とから成る半導体
    装置の製造工程において、前記第1の工程において、少
    なくとも前記絶縁膜がソース及びドレインの下側部分に
    設けられ、かつ少なくともゲート直下の一部は前記半導
    体基板表面が露出していることを特徴とする半導体装置
    の製造方法。
  2. (2)前記第2の工程において形成される半導体層の不
    純物濃度がゲート絶縁膜から離れるにつれて高くなって
    いることを特徴とする請求項1記載の半導体装置の製造
    方法。
  3. (3)前記第2の工程において半導体層を形成する方法
    が分子層エピタキシャル成長法(MLE法)あるいは分
    子線エピタキシャル成長法(MBE法)であることを特
    徴とする請求項1、あるいは2記載の半導体装置の製造
    方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8534616B2 (en) 2007-01-03 2013-09-17 Firefly Medical, Inc. Integrated infusion management system
US10299875B2 (en) 2013-07-19 2019-05-28 Firefly Medical, Inc. Devices for mobility assistance and infusion management
US10758161B2 (en) 2015-03-27 2020-09-01 Firefly Medical, Inc. Patient mobility assessment device

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US11026760B2 (en) 2013-07-19 2021-06-08 Firefly Medical, Inc. Devices and mobility assistance and infusion management
US10758161B2 (en) 2015-03-27 2020-09-01 Firefly Medical, Inc. Patient mobility assessment device

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