JPH02102576A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02102576A JPH02102576A JP25614888A JP25614888A JPH02102576A JP H02102576 A JPH02102576 A JP H02102576A JP 25614888 A JP25614888 A JP 25614888A JP 25614888 A JP25614888 A JP 25614888A JP H02102576 A JPH02102576 A JP H02102576A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 230000005684 electric field Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧トランジスタの
構造に関する。
構造に関する。
従来、この種のトランジスタは、たとえば第５図に示す
ようにＰ型半導体基板ｌに高耐圧トランジスタ形成予定
領域に比較的深いＮウェル２を形成し、このＮウェル２
中にＰ型のソース拡散層８と、Ｐウェル３が形成され、
このＰウェル３中にはＰ型ドレイン拡散層７が形成され
ている。
ようにＰ型半導体基板ｌに高耐圧トランジスタ形成予定
領域に比較的深いＮウェル２を形成し、このＮウェル２
中にＰ型のソース拡散層８と、Ｐウェル３が形成され、
このＰウェル３中にはＰ型ドレイン拡散層７が形成され
ている。
このような従来の高耐圧トランジスタの製造方法を以下
に示す。Ｎウェル２は第６図の斜線部（図中の斜線部は
マスクパターンを示すために便宜的に施したもので、断
面を示すものではない）で示した様に、素子形成予定領
域以外の半導体基板１上にマスク９で覆った状態でＮ型
のイオンを基板に注入し、押込みのための高温の熱処理
を行って形成される。このＮウェル２の内部にＰウェル
３がＮウェルよりも浅く形成される。Ｐウェル３の形成
方法もＮウェル２形成時と同様に、Ｐウェル形成領域以
外の基板上をマスク材で覆い、Ｐ型のイオンを基板に注
入した後熱処理を行って形成される。なお、Ｐウェル３
は将来Ｐ型ドレイン拡散層７となる領域を含む様な位置
に形成しておく。
に示す。Ｎウェル２は第６図の斜線部（図中の斜線部は
マスクパターンを示すために便宜的に施したもので、断
面を示すものではない）で示した様に、素子形成予定領
域以外の半導体基板１上にマスク９で覆った状態でＮ型
のイオンを基板に注入し、押込みのための高温の熱処理
を行って形成される。このＮウェル２の内部にＰウェル
３がＮウェルよりも浅く形成される。Ｐウェル３の形成
方法もＮウェル２形成時と同様に、Ｐウェル形成領域以
外の基板上をマスク材で覆い、Ｐ型のイオンを基板に注
入した後熱処理を行って形成される。なお、Ｐウェル３
は将来Ｐ型ドレイン拡散層７となる領域を含む様な位置
に形成しておく。
次に、ソース、ドレイン、チャンネルとなる領域を除い
て素子分離用のフィールド酸化膜４を形成する。
て素子分離用のフィールド酸化膜４を形成する。
次にゲート酸化膜５を介してゲート電極６が、ソース、
ドレイン間のフィールド酸化膜４の一部から、チャンネ
ル部に渡って形成される。
ドレイン間のフィールド酸化膜４の一部から、チャンネ
ル部に渡って形成される。
次にフィールド酸化膜４及びゲート電極６をマスクとし
て、基板にＰ型のイオンを高濃度に注入し、Ｐ型ドレイ
ン拡散層７、Ｐ型ソース拡散層８を形成することにより
高耐圧トランジスタが形成される。
て、基板にＰ型のイオンを高濃度に注入し、Ｐ型ドレイ
ン拡散層７、Ｐ型ソース拡散層８を形成することにより
高耐圧トランジスタが形成される。
ここで、Ｐ型ドレイン拡散層７をＰウェル３でおおう事
、およびゲート電極６のドレイン側の一端をフィールド
酸化膜４に乗せる事により、３０Ｖ以上での動作を可能
にしている。
、およびゲート電極６のドレイン側の一端をフィールド
酸化膜４に乗せる事により、３０Ｖ以上での動作を可能
にしている。
第６図の斜線部分で示した様に、従来例では高耐圧トラ
ンジスタ形成領域全体にＮウェル形成の為のイオン注入
を行っているため、高耐圧トランジスタのソースからド
レインにかけてのＮウェル濃度分布は一定である。第６
図のＢ−Ｂ’断面におけるウェル濃度分布を第７図に示
したが、ＮウェルとＰウェルを合成した濃度分布はウェ
ル境界部に於いてはその濃度勾配が比較的急峻となって
いる。
ンジスタ形成領域全体にＮウェル形成の為のイオン注入
を行っているため、高耐圧トランジスタのソースからド
レインにかけてのＮウェル濃度分布は一定である。第６
図のＢ−Ｂ’断面におけるウェル濃度分布を第７図に示
したが、ＮウェルとＰウェルを合成した濃度分布はウェ
ル境界部に於いてはその濃度勾配が比較的急峻となって
いる。
上述した従来の高耐圧トランジスタには以下の様な欠点
が存在する。高耐圧トランジスタの耐圧は、Ｎウェル濃
度、Ｐウェル濃度で決定され、各濃度が低いほど耐圧を
上げる事が可能である。しかしＮウェル濃度を低くする
と、配線に印加される高電圧によりフィールド酸化膜下
のＮウェルが反転し、Ｐウェル−Ｎウェル−Ｐ型基板か
ら成る寄生トランジスタが導通し、リークの原因となる
ため回路レイアウト上、寄生トランジスタが導通しない
様な設計にする必要が生じ面積の増大を招く。またＮウ
ェルへのイオン注入量を減らしてＮウェル濃度を低くす
る場合は、Ｎウェルが浅くなり、Ｐウェル−Ｐ型基板間
のパンチスルーが起きやすくなるという問題も生ずる。
が存在する。高耐圧トランジスタの耐圧は、Ｎウェル濃
度、Ｐウェル濃度で決定され、各濃度が低いほど耐圧を
上げる事が可能である。しかしＮウェル濃度を低くする
と、配線に印加される高電圧によりフィールド酸化膜下
のＮウェルが反転し、Ｐウェル−Ｎウェル−Ｐ型基板か
ら成る寄生トランジスタが導通し、リークの原因となる
ため回路レイアウト上、寄生トランジスタが導通しない
様な設計にする必要が生じ面積の増大を招く。またＮウ
ェルへのイオン注入量を減らしてＮウェル濃度を低くす
る場合は、Ｎウェルが浅くなり、Ｐウェル−Ｐ型基板間
のパンチスルーが起きやすくなるという問題も生ずる。
Ｎウェルの押込時間を長くしてＮウェルを深くすること
も可能であるが、高温、長時間の熱処理が必要であり、
生産性が悪いという問題もある。一方Ｐウェル濃度を低
くする場合は、Ｐウェル部の抵抗が高くなり、電流駆動
能力が低くなるという欠点がある。
も可能であるが、高温、長時間の熱処理が必要であり、
生産性が悪いという問題もある。一方Ｐウェル濃度を低
くする場合は、Ｐウェル部の抵抗が高くなり、電流駆動
能力が低くなるという欠点がある。
さらに作に述べた様に、Ｐウェル−Ｎウェル境界部での
ウェル濃度勾配が比較的急峻である為、Ｐウェル、フィ
ールド酸化膜形成時の位置合わせの誤差による耐圧の変
動が大きいという欠点もある。
ウェル濃度勾配が比較的急峻である為、Ｐウェル、フィ
ールド酸化膜形成時の位置合わせの誤差による耐圧の変
動が大きいという欠点もある。
以上の様に、従来構造に於ては、高耐圧トランジスタの
製造上及び設計上の余裕が小さいためトランジスタ特性
の変動につながり、信頼性上の問題があった。
製造上及び設計上の余裕が小さいためトランジスタ特性
の変動につながり、信頼性上の問題があった。
本発明の半導体装置は、第１導電型の半導体基板に形成
された第２導電型のウェルと、該第２導電型のウェル内
に設けられた第１導電型のウェルと、該第１導電型のウ
ェル内に形成された第１導電型のドレイン領域と、前記
第２導電型のウェル内に形成された第１導電型のソース
領域と、該ドレインおよびソース領域間に形成され、か
つ前記第１導電型のウェル上に設けられた絶縁膜と、該
絶縁膜上に形成されたゲート電極とを有し、前記ゲート
電極領域下の前記第１および第２導電型のウェル間の境
界領域近傍の不純物濃度が選択的に低く形成されている
ことを特徴とするものである。
された第２導電型のウェルと、該第２導電型のウェル内
に設けられた第１導電型のウェルと、該第１導電型のウ
ェル内に形成された第１導電型のドレイン領域と、前記
第２導電型のウェル内に形成された第１導電型のソース
領域と、該ドレインおよびソース領域間に形成され、か
つ前記第１導電型のウェル上に設けられた絶縁膜と、該
絶縁膜上に形成されたゲート電極とを有し、前記ゲート
電極領域下の前記第１および第２導電型のウェル間の境
界領域近傍の不純物濃度が選択的に低く形成されている
ことを特徴とするものである。
このような本発明により第１および第２導電型ウエルの
境界領域近傍のイオン濃度の勾配を緩和し、耐圧の向上
を図るものである。
境界領域近傍のイオン濃度の勾配を緩和し、耐圧の向上
を図るものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を示す高耐圧トランジ
スタ部の縦断面図である。Ｐ型半導体基板１に形成され
たＮウェル２中にＰウェル３が形成され、Ｎウェル２中
にＰ型ソース拡散層８が、Ｐウェル３中にＰ型ドレイン
拡散層７が形成される。
スタ部の縦断面図である。Ｐ型半導体基板１に形成され
たＮウェル２中にＰウェル３が形成され、Ｎウェル２中
にＰ型ソース拡散層８が、Ｐウェル３中にＰ型ドレイン
拡散層７が形成される。
また、ソース・ドレイン間のチャンネル部上にフィール
ド酸化膜４とゲート酸化膜５を介してゲート電極が形成
されている。ここで、Ｎウェル２はゲート電極６直下の
Ｐウェル３とＮウェル２の境介領域周辺でウェル濃度が
低く形成されている。本実施例の製造工程は、従来技術
に示したものと同様であるが、本発明の構造を実現する
ために、Ｎウェル２をイオン注入で形成する際、第２図
の斜線部分（第２図中の斜線部分はマスクパターンを示
すため便宜的に記したもので断面を示すものではない）
のようにゲート電極６下のチャンネル部でのＮウェル２
とＰウェル３との境界部分の基板上にマスク９′形成し
、Ｎウェル形成時のイオンが基板に注入されない様にし
ている。
ド酸化膜４とゲート酸化膜５を介してゲート電極が形成
されている。ここで、Ｎウェル２はゲート電極６直下の
Ｐウェル３とＮウェル２の境介領域周辺でウェル濃度が
低く形成されている。本実施例の製造工程は、従来技術
に示したものと同様であるが、本発明の構造を実現する
ために、Ｎウェル２をイオン注入で形成する際、第２図
の斜線部分（第２図中の斜線部分はマスクパターンを示
すため便宜的に記したもので断面を示すものではない）
のようにゲート電極６下のチャンネル部でのＮウェル２
とＰウェル３との境界部分の基板上にマスク９′形成し
、Ｎウェル形成時のイオンが基板に注入されない様にし
ている。
従ってイオン注入されない領域のＮウェルは、その後の
熱処理による拡散によって形成されるため第２図Ａ−Ａ
’断面でのＮウェル濃度分布は第３図に示す様にＮウェ
ル２とＰウェル３の境界近傍において濃度が低くなって
いる。本実施例では従来と同様の注入熱処理条件下でＮ
ウェル濃度の最も低い部分で約３．５ Ｘ １０ ”ｃ
ｍ−”となり、従来例の約３分の１になっている。従っ
てＮウェル２とＰウェル３を合成したウェル濃度分布は
第３図の破線で示した様になり、従来例の第７図の破線
に比べ勾配が緩やかになり電界強度が弱められ耐圧の大
幅な向上が期待できる。
熱処理による拡散によって形成されるため第２図Ａ−Ａ
’断面でのＮウェル濃度分布は第３図に示す様にＮウェ
ル２とＰウェル３の境界近傍において濃度が低くなって
いる。本実施例では従来と同様の注入熱処理条件下でＮ
ウェル濃度の最も低い部分で約３．５ Ｘ １０ ”ｃ
ｍ−”となり、従来例の約３分の１になっている。従っ
てＮウェル２とＰウェル３を合成したウェル濃度分布は
第３図の破線で示した様になり、従来例の第７図の破線
に比べ勾配が緩やかになり電界強度が弱められ耐圧の大
幅な向上が期待できる。
本実施例において、マスク形成工程でＮウェル形成用の
イオン注入時のマスク材のパターンを第４図斜線部９″
（第４図中の斜線部はマスクパターンを示すために便
宜的に記したもので断面を示すものではない）の様に、
Ｐウェル３がＮウェル２と接する全境界領域上に形成す
る場合を考える。この場合、Ｎウェル２とＰウェル３の
全境界領域においてＮウェル濃度が低減できるため、ト
ランジスタの耐圧が向上できるばかりでなく、Ｎウェル
−Ｐウェル間の接合耐圧も向上できる。
イオン注入時のマスク材のパターンを第４図斜線部９″
（第４図中の斜線部はマスクパターンを示すために便
宜的に記したもので断面を示すものではない）の様に、
Ｐウェル３がＮウェル２と接する全境界領域上に形成す
る場合を考える。この場合、Ｎウェル２とＰウェル３の
全境界領域においてＮウェル濃度が低減できるため、ト
ランジスタの耐圧が向上できるばかりでなく、Ｎウェル
−Ｐウェル間の接合耐圧も向上できる。
従って高耐圧トランジスタのドレイン−ゲート電極領域
での降伏電圧よりもＮウェル−Ｐウェル間の接合耐圧が
低いために、トランジスタの耐圧がウェルの接合耐圧で
制限される事も防止できる。
での降伏電圧よりもＮウェル−Ｐウェル間の接合耐圧が
低いために、トランジスタの耐圧がウェルの接合耐圧で
制限される事も防止できる。
なお、Ｎウェル２の深さは、Ｎウェル形成時のイオン注
入を行わない領域では、多少浅くなる可能性はあるが、
あらかじめＮウェル２が十分深くなるようにイオン注入
量、熱処理時間を設定しておけば問題はない。また、本
発明の構成は従来の製造方法に比ベマスク工程を増やす
ものではなく、かつウェル形成時のイオン注入条件、熱
処理条件を変化させずに実現できることは上記記述より
明らかである。
入を行わない領域では、多少浅くなる可能性はあるが、
あらかじめＮウェル２が十分深くなるようにイオン注入
量、熱処理時間を設定しておけば問題はない。また、本
発明の構成は従来の製造方法に比ベマスク工程を増やす
ものではなく、かつウェル形成時のイオン注入条件、熱
処理条件を変化させずに実現できることは上記記述より
明らかである。
なお、本実施例ではＰ型半導体基板を用いたがＰ型とＮ
型を置き換えることにより、Ｎ型半導体基板にＮ型高耐
圧トランジスタを形成する半導体集積回路装置も本発明
の範囲に含まれる。
型を置き換えることにより、Ｎ型半導体基板にＮ型高耐
圧トランジスタを形成する半導体集積回路装置も本発明
の範囲に含まれる。
以上説明したように本発明に於ては、高耐圧トランジス
タの耐圧を向上させる事が容易に可能であると同時に、
ウェル、フィールド酸化膜形成時の位置合わせの誤差に
よる耐圧の変動の割合が小さくできるという効果がある
。また、高耐圧トランジスタの耐圧、駆動電流を適当な
値に設定する事も容易に行えるため、トランジスタ設計
時の特性の最適化が容易であるという効果もある。
タの耐圧を向上させる事が容易に可能であると同時に、
ウェル、フィールド酸化膜形成時の位置合わせの誤差に
よる耐圧の変動の割合が小さくできるという効果がある
。また、高耐圧トランジスタの耐圧、駆動電流を適当な
値に設定する事も容易に行えるため、トランジスタ設計
時の特性の最適化が容易であるという効果もある。
第１図は本発明の高耐圧トランジスタの第１の実施例の
縦断面図、第２図は第１の実施例の平面図、第３図は第
２図Ａ−Ａ’断面におけるウェル濃度分布を示す図、第
４図は本発明の第２の実施例を示す平面図、第５図は、
従来技術による高耐圧トランジスタの縦断面図、第６図
は従来例の平面図、第７図は第２図Ｂ−Ｂ’断面のウェ
ル濃度分布を示す図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎウェ
ル、３・・・・・・Ｐウェル、４・・・・・・フィール
ド酸化膜、５・・・・・・ゲート酸化膜、６・・・・・
・ゲート電極、７・・・・・・Ｐ型ドレイン拡散層、８
・・・・・・Ｐ型ソース拡散層、９，９′９“・・・・
・・マスク。 代理人 弁理士 内 原 音 翳 図 千 図 Ａ’ 第 口 牟 図 β 翳 図
縦断面図、第２図は第１の実施例の平面図、第３図は第
２図Ａ−Ａ’断面におけるウェル濃度分布を示す図、第
４図は本発明の第２の実施例を示す平面図、第５図は、
従来技術による高耐圧トランジスタの縦断面図、第６図
は従来例の平面図、第７図は第２図Ｂ−Ｂ’断面のウェ
ル濃度分布を示す図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎウェ
ル、３・・・・・・Ｐウェル、４・・・・・・フィール
ド酸化膜、５・・・・・・ゲート酸化膜、６・・・・・
・ゲート電極、７・・・・・・Ｐ型ドレイン拡散層、８
・・・・・・Ｐ型ソース拡散層、９，９′９“・・・・
・・マスク。 代理人 弁理士 内 原 音 翳 図 千 図 Ａ’ 第 口 牟 図 β 翳 図
Claims (1)
- 第１導電型の半導体基板に形成された第２導電型のウェ
ルと、該第２導電型のウェル内に設けられた第１導電型
のウェルと、該第１導電型のウェル内に形成された第１
導電型の第１の拡散領域と、前記第２導電型のウェル内
に形成された第１導電型の第２の拡散領域と、該第１お
よび第２の拡散領域間に形成され、かつ前記第１導電型
のウェル上に設けられた絶縁膜と、該絶縁膜上に形成さ
れた電極とを有し、前記電極領域下の前記第１および第
２導電型のウェル間の境界領域近傍の不純物濃度が選択
的に低く形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25614888A JP2687489B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25614888A JP2687489B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02102576A true JPH02102576A (ja) | 1990-04-16 |
| JP2687489B2 JP2687489B2 (ja) | 1997-12-08 |
Family
ID=17288571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25614888A Expired - Lifetime JP2687489B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687489B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359161B1 (ko) * | 1999-12-31 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 제조방법 |
-
1988
- 1988-10-11 JP JP25614888A patent/JP2687489B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359161B1 (ko) * | 1999-12-31 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687489B2 (ja) | 1997-12-08 |
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