JPH08241985A - Ｌｄ−ｍｏｓトランジスタ - Google Patents
Ｌｄ−ｍｏｓトランジスタInfo
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】
【目的】 小なる素子占有面積にて高耐圧なＬＤ−ＭＯ
Ｓトランジスタスを提供することを目的とする。 【構成】 導電ゲート層及びドレイン拡散領域夫々に付
着形成されている絶縁体層の下面、及びこのドレイン拡
散領域の各々に付着してリンが添加された拡張ドレイン
領域を形成する。
Ｓトランジスタスを提供することを目的とする。 【構成】 導電ゲート層及びドレイン拡散領域夫々に付
着形成されている絶縁体層の下面、及びこのドレイン拡
散領域の各々に付着してリンが添加された拡張ドレイン
領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤ（lateral diffus
ed）ＭＯＳ構造によるトランジスタに関する。
ed）ＭＯＳ構造によるトランジスタに関する。
【０００２】
【従来技術】モータの如き高駆動電流を必要とする負荷
を駆動するスイッチング用トランジスタとして、ＬＤ−
ＭＯＳ構造によるトランジスタが知られている。図１
は、かかるｎチャンネル型のＬＤ−ＭＯＳトランジスタ
の構造を示す図である。
を駆動するスイッチング用トランジスタとして、ＬＤ−
ＭＯＳ構造によるトランジスタが知られている。図１
は、かかるｎチャンネル型のＬＤ−ＭＯＳトランジスタ
の構造を示す図である。
【０００３】図１において、ｐ型のシリコン半導体基板
１１の表面にはｎウェル９が形成されており、このｎウ
ェル９内には、ｐ型の拡散領域としてｐボディ領域２６
が形成されている。かかるｐボディ領域２６の表面には
ｎ+ソース領域２７が形成されている。ｎウェル９の表
面にはｎ+ドレイン領域２８が形成されている。かかる
ｎ+ソース領域２７、ｐボディ領域２６、ｎウェル９及
びｎ+ドレイン領域２８夫々の表面に付着してゲート絶
縁体層２１が形成されている。かかるゲート絶縁体層２
１に付着して導電ゲート層２２が形成されている。ソー
ス電極Ｓは、ｐボディ領域２６及びｎ+ソース領域２７
に接続されている。ゲート電極Ｇは、導電ゲート層２２
に接続されている。ドレイン電極Ｄは、ｎ+ドレイン領
域２８に接続されている。
１１の表面にはｎウェル９が形成されており、このｎウ
ェル９内には、ｐ型の拡散領域としてｐボディ領域２６
が形成されている。かかるｐボディ領域２６の表面には
ｎ+ソース領域２７が形成されている。ｎウェル９の表
面にはｎ+ドレイン領域２８が形成されている。かかる
ｎ+ソース領域２７、ｐボディ領域２６、ｎウェル９及
びｎ+ドレイン領域２８夫々の表面に付着してゲート絶
縁体層２１が形成されている。かかるゲート絶縁体層２
１に付着して導電ゲート層２２が形成されている。ソー
ス電極Ｓは、ｐボディ領域２６及びｎ+ソース領域２７
に接続されている。ゲート電極Ｇは、導電ゲート層２２
に接続されている。ドレイン電極Ｄは、ｎ+ドレイン領
域２８に接続されている。
【０００４】ここで、かかるＬＤ−ＭＯＳ構造トランジ
スタにおいては、ゲート絶縁体層２１下のｎ+ソース領
域２７の境界からｐボディ領域２６の境界間に、スイッ
チング動作時のオン抵抗を左右するチャンネルＱが形成
される。よって、このＬＤ−ＭＯＳ構造トランジスタに
おいては、ｎ+ソース領域２７及びドレイン領域２８間
の距離を小さくせずとも、そのチャネル長を狭めてオン
抵抗を低くすることが出来るのである。
スタにおいては、ゲート絶縁体層２１下のｎ+ソース領
域２７の境界からｐボディ領域２６の境界間に、スイッ
チング動作時のオン抵抗を左右するチャンネルＱが形成
される。よって、このＬＤ−ＭＯＳ構造トランジスタに
おいては、ｎ+ソース領域２７及びドレイン領域２８間
の距離を小さくせずとも、そのチャネル長を狭めてオン
抵抗を低くすることが出来るのである。
【０００５】又、かかる図１に示されるが如きＬＤ−Ｍ
ＯＳ構造のトランジスタにおいて、上記ｎ+ソース領域
２７及びドレイン領域２８間の距離を広げることにより
高耐圧化を実現するようにした構成が知られている。図
２は、かかるＬＤ−ＭＯＳ構造トランジスタの構成の一
例を示す図である。尚、図２において、図１に示される
構成要素と同一要素には同一符号が付されている。
ＯＳ構造のトランジスタにおいて、上記ｎ+ソース領域
２７及びドレイン領域２８間の距離を広げることにより
高耐圧化を実現するようにした構成が知られている。図
２は、かかるＬＤ−ＭＯＳ構造トランジスタの構成の一
例を示す図である。尚、図２において、図１に示される
構成要素と同一要素には同一符号が付されている。
【０００６】かかるＬＤ−ＭＯＳ構造トランジスタにお
いては、ＳiＯ2等を用いた拡散により、ゲート絶縁体層
２１よりも厚い絶縁体層１８を形成してｎ+ソース領域
２７及びドレイン領域２８間の距離を任意の距離に設定
（拡散上において）できるようにして耐圧のコントロー
ルを可能としているのである。しかしながら、かかるＬ
Ｄ−ＭＯＳ構造のトランジスタでは、高耐圧化に応じて
上記ｎ+ソース領域２７及びドレイン領域２８間の距離
を広げなければならないので、素子自体が占める面積も
大きくなってしまうという問題が発生した。又、かかる
トランジスタの耐圧値は上記ｎウェル９の深さにも依存
しているので、かかるｎウェル９の深さを大にして高耐
圧化を実現する方法もあるが、ｎウェル９の深さは、そ
の製造上において限界があり所望の高耐圧値を得ること
が出来ない。
いては、ＳiＯ2等を用いた拡散により、ゲート絶縁体層
２１よりも厚い絶縁体層１８を形成してｎ+ソース領域
２７及びドレイン領域２８間の距離を任意の距離に設定
（拡散上において）できるようにして耐圧のコントロー
ルを可能としているのである。しかしながら、かかるＬ
Ｄ−ＭＯＳ構造のトランジスタでは、高耐圧化に応じて
上記ｎ+ソース領域２７及びドレイン領域２８間の距離
を広げなければならないので、素子自体が占める面積も
大きくなってしまうという問題が発生した。又、かかる
トランジスタの耐圧値は上記ｎウェル９の深さにも依存
しているので、かかるｎウェル９の深さを大にして高耐
圧化を実現する方法もあるが、ｎウェル９の深さは、そ
の製造上において限界があり所望の高耐圧値を得ること
が出来ない。
【０００７】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、容易に製造可能であ
り、小なる素子占有面積にて高耐圧なスイッチング動作
が可能なＬＤ−ＭＯＳトランジスタを提供することを目
的とする。
を解決すべくなされたものであり、容易に製造可能であ
り、小なる素子占有面積にて高耐圧なスイッチング動作
が可能なＬＤ−ＭＯＳトランジスタを提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明によるＬＤ−ＭＯ
Ｓトランジスタは、第１導電型のシリコン半導体基板の
表面に形成された前記第１導電型とは逆の第２導電型の
ソース領域、及び前記ソース領域との間にチャンネル領
域を形成する前記第２導電型のドレイン領域、並びに前
記チャンネル領域上にゲート絶縁体層を介して延滞する
導電ゲート層とを有するＬＤ−ＭＯＳトランジスタであ
って、第１導電型であって前記ソース領域を囲みかつ前
記シリコン半導体基板よりも不純物濃度の高いボディ領
域と、前記ドレイン領域に接してかつ前記ソース領域に
向かって前記チャンネル領域内に伸張した第２導電型の
拡張ドレイン領域と、前記拡張ドレイン領域と前記導電
ゲート層との間に介在しかつ前記導電ゲート層よりも厚
い付加絶縁体層を有し、前記拡張ドレイン領域は、リン
を不純物として添加することにより形成されている。
Ｓトランジスタは、第１導電型のシリコン半導体基板の
表面に形成された前記第１導電型とは逆の第２導電型の
ソース領域、及び前記ソース領域との間にチャンネル領
域を形成する前記第２導電型のドレイン領域、並びに前
記チャンネル領域上にゲート絶縁体層を介して延滞する
導電ゲート層とを有するＬＤ−ＭＯＳトランジスタであ
って、第１導電型であって前記ソース領域を囲みかつ前
記シリコン半導体基板よりも不純物濃度の高いボディ領
域と、前記ドレイン領域に接してかつ前記ソース領域に
向かって前記チャンネル領域内に伸張した第２導電型の
拡張ドレイン領域と、前記拡張ドレイン領域と前記導電
ゲート層との間に介在しかつ前記導電ゲート層よりも厚
い付加絶縁体層を有し、前記拡張ドレイン領域は、リン
を不純物として添加することにより形成されている。
【０００９】
【発明の作用】本発明によるＬＤ−ＭＯＳトランジスタ
は、ソース領域を囲みかつシリコン半導体基板よりも不
純物濃度の高いボディ領域と、上記ソース領域及びドレ
イン領域間のチャンネル領域上にゲート絶縁体層を介し
て延滞する導電ゲート層と、上記ドレイン領域に接して
かつソース領域に向かって伸張しており、リンを不純物
として添加することにより形成された拡張ドレイン領域
と、この拡張ドレイン領域と上記導電ゲート層との間に
介在しかつ上記導電ゲート層よりも厚い付加絶縁体層と
から構成される。
は、ソース領域を囲みかつシリコン半導体基板よりも不
純物濃度の高いボディ領域と、上記ソース領域及びドレ
イン領域間のチャンネル領域上にゲート絶縁体層を介し
て延滞する導電ゲート層と、上記ドレイン領域に接して
かつソース領域に向かって伸張しており、リンを不純物
として添加することにより形成された拡張ドレイン領域
と、この拡張ドレイン領域と上記導電ゲート層との間に
介在しかつ上記導電ゲート層よりも厚い付加絶縁体層と
から構成される。
【００１０】
【実施例】図３は、本発明によるＬＤ−ＭＯＳトランジ
スタの構造を示す図である。図３において、比較的低濃
度のｐ型のシリコン半導体基板１１の表面には、かかる
シリコン半導体基板１１よりも高濃度のｐ型拡散領域と
してのｐボディ領域２６が形成されている。かかるｐボ
ディ領域２６の表面には比較的高濃度のｎ型拡散領域と
してのｎ+ソース領域２７が形成されている。更に、か
かるシリコン半導体基板１１の表面には比較的高濃度の
ｎ型拡散領域としてのｎ+ドレイン領域２８が形成され
ている。かかるｎ+ソース領域２７及びｎ+ドレイン領域
２８間のチャンネル領域上には、ゲート絶縁体層２１を
介して導電ゲート層２２が形成されている。かかるゲー
ト絶縁体層２１よりも厚く形成されたＳiＯ2等からなる
絶縁体層１８が、上記導電ゲート層２２及び上記ｎ+ド
レイン領域２８間に形成されている。
スタの構造を示す図である。図３において、比較的低濃
度のｐ型のシリコン半導体基板１１の表面には、かかる
シリコン半導体基板１１よりも高濃度のｐ型拡散領域と
してのｐボディ領域２６が形成されている。かかるｐボ
ディ領域２６の表面には比較的高濃度のｎ型拡散領域と
してのｎ+ソース領域２７が形成されている。更に、か
かるシリコン半導体基板１１の表面には比較的高濃度の
ｎ型拡散領域としてのｎ+ドレイン領域２８が形成され
ている。かかるｎ+ソース領域２７及びｎ+ドレイン領域
２８間のチャンネル領域上には、ゲート絶縁体層２１を
介して導電ゲート層２２が形成されている。かかるゲー
ト絶縁体層２１よりも厚く形成されたＳiＯ2等からなる
絶縁体層１８が、上記導電ゲート層２２及び上記ｎ+ド
レイン領域２８間に形成されている。
【００１１】更に、上記ｎ+ドレイン領域２８よりも低
濃度にリンが添加されてなるｎ-拡張ドレイン領域２０
が、上記絶縁体層１８の下面に接しつつ上記チャンネル
領域内に伸張して形成されている。次に、図４〜図５を
参照しつつかかるＬＤ−ＭＯＳトランジスタの製造プロ
セスについて述べる。
濃度にリンが添加されてなるｎ-拡張ドレイン領域２０
が、上記絶縁体層１８の下面に接しつつ上記チャンネル
領域内に伸張して形成されている。次に、図４〜図５を
参照しつつかかるＬＤ−ＭＯＳトランジスタの製造プロ
セスについて述べる。
【００１２】先ず、図４において、酸化層１２は、比較
的低濃度のＰ型のシリコン半導体基板１１に形成され
る。かかる酸化層１２の膜厚は、次のシリコンの選択酸
化（ＬＯＣＯＳ：Local Oxidation of Silicon）プロセ
スによって決められる。窒化層マスク１４が酸化層１２
に積層されて、続いてパターニング及びエッチ処理が行
われて注入領域１５が現れて、後の工程における絶縁体
層１８が形成される。窒化層マスク１４は、およそ１４
００〜１５００オングストロームの好ましい膜厚を有す
る。フォトレジスト材料のフォトレジストマスク１６
は、ｎ- 拡張ドレイン領域２０を必要としない領域での
注入を遮るために使用される。ｎ-ドーパント１７が注
入領域１５に注入される。この際、かかるｎ-ドーパン
ト１７として、リンが、およそ６０ＫｅＶの注入エネル
ギにて３．０×１０12〜５．０×１０ 12原子／ｃｍ2 の
範囲で注入される。かかるｎ- ドーパント１７の打ち込
みにより図５にて示されるが如きｎ- 拡張ドレイン領域
２０が形成される。この際、ｎ -ドーパント１７として
は上述の如くリンを使用しているので、その拡散が速や
かに行われて良好にｎ- 拡張ドレイン領域２０が形成さ
れるのである。
的低濃度のＰ型のシリコン半導体基板１１に形成され
る。かかる酸化層１２の膜厚は、次のシリコンの選択酸
化（ＬＯＣＯＳ：Local Oxidation of Silicon）プロセ
スによって決められる。窒化層マスク１４が酸化層１２
に積層されて、続いてパターニング及びエッチ処理が行
われて注入領域１５が現れて、後の工程における絶縁体
層１８が形成される。窒化層マスク１４は、およそ１４
００〜１５００オングストロームの好ましい膜厚を有す
る。フォトレジスト材料のフォトレジストマスク１６
は、ｎ- 拡張ドレイン領域２０を必要としない領域での
注入を遮るために使用される。ｎ-ドーパント１７が注
入領域１５に注入される。この際、かかるｎ-ドーパン
ト１７として、リンが、およそ６０ＫｅＶの注入エネル
ギにて３．０×１０12〜５．０×１０ 12原子／ｃｍ2 の
範囲で注入される。かかるｎ- ドーパント１７の打ち込
みにより図５にて示されるが如きｎ- 拡張ドレイン領域
２０が形成される。この際、ｎ -ドーパント１７として
は上述の如くリンを使用しているので、その拡散が速や
かに行われて良好にｎ- 拡張ドレイン領域２０が形成さ
れるのである。
【００１３】かかる図５において、フォトレジストマス
ク１６は、上記注入の後に剥離される。シリコンの選択
酸化は、ｎ- 拡張ドレイン領域２０が絶縁体層１８にセ
ルフアラインされるように、既存の窒化層スク１４を使
用して行われる。上記シリコンの選択酸化が終了した
後、窒化層マスク１４及び酸化層１２が剥離される。ゲ
ート絶縁体層２１は、用途に応じて２００〜１０００オ
ングストロームの好ましい膜厚を有してトランジスタの
表面全体に形成される。次に、ポリシリコンからなる導
電ゲート２２がトランジスタ１０の表面全体を覆うよう
に積層される。導電ゲート２２は、好ましくは３０００
〜５０００オングストロームの膜厚を有し、好ましくは
１０〜６０Ωの抵抗を有するようにＰＯＣ１３が添加さ
れる。次に、導電ゲート２２は、ゲート絶縁層２１の上
で絶縁体層１８を覆うようにパターニングされて、酸化
層１８と重なる。絶縁体層１８を覆う導電ゲート２２の
長さは、好ましくは１．２μｍ〜１．７μｍである。導
電ゲート２２と絶縁体層１８との重なる距離は、少なく
とも０．３μｍが確実に重なるために必要とされる。フ
ォトレジスト材料からなるフォトレジストマスク２３
は、チャネル領域２４を必要としない領域の注入を遮る
ために使用される。チャネル領域２４は、導電ゲート２
２にセルフアラインされて最小のターンオン抵抗Ｒonを
得る。Ｐ- ドーパント２５は注入領域２４に注入され
る。好ましい実施例において、ボロンが、およそ４０Ｋ
ｅＶの注入エネルギにて用いられ、３．０×１０13〜
５．０×１０13原子／ｃｍ2 の範囲で添加される。
ク１６は、上記注入の後に剥離される。シリコンの選択
酸化は、ｎ- 拡張ドレイン領域２０が絶縁体層１８にセ
ルフアラインされるように、既存の窒化層スク１４を使
用して行われる。上記シリコンの選択酸化が終了した
後、窒化層マスク１４及び酸化層１２が剥離される。ゲ
ート絶縁体層２１は、用途に応じて２００〜１０００オ
ングストロームの好ましい膜厚を有してトランジスタの
表面全体に形成される。次に、ポリシリコンからなる導
電ゲート２２がトランジスタ１０の表面全体を覆うよう
に積層される。導電ゲート２２は、好ましくは３０００
〜５０００オングストロームの膜厚を有し、好ましくは
１０〜６０Ωの抵抗を有するようにＰＯＣ１３が添加さ
れる。次に、導電ゲート２２は、ゲート絶縁層２１の上
で絶縁体層１８を覆うようにパターニングされて、酸化
層１８と重なる。絶縁体層１８を覆う導電ゲート２２の
長さは、好ましくは１．２μｍ〜１．７μｍである。導
電ゲート２２と絶縁体層１８との重なる距離は、少なく
とも０．３μｍが確実に重なるために必要とされる。フ
ォトレジスト材料からなるフォトレジストマスク２３
は、チャネル領域２４を必要としない領域の注入を遮る
ために使用される。チャネル領域２４は、導電ゲート２
２にセルフアラインされて最小のターンオン抵抗Ｒonを
得る。Ｐ- ドーパント２５は注入領域２４に注入され
る。好ましい実施例において、ボロンが、およそ４０Ｋ
ｅＶの注入エネルギにて用いられ、３．０×１０13〜
５．０×１０13原子／ｃｍ2 の範囲で添加される。
【００１４】次に、図６において、フォトレジストマス
ク２３が剥離される。次に、Ｐ- 注入ドーパント２５が
打ち込まれてトランジスタのチャネル及びボディ領域２
６を形成する。この際、拡散打ち込みがおよそ１１００
℃で約２０分間にわたり行われる。次に、マスキング工
程により、ボディ領域２６にソース領域２７用の注入領
域２７が画定される。この際、ドレイン領域２８の注入
は絶縁体層１８及び１９にセルフアラインされる。これ
らの領域は、プロセス工程を節約するために代表的なＣ
ＭＯＳのＮ+ ソース／ドレイン注入と同じドーパント及
び濃度で行われるｎドーパントが高濃度に注入される。
その後、マスクは剥離される。次なるマスキング工程に
より、ボディ領域２６にバックゲートコンタクト領域２
９が画定される。バックゲートコンタクト領域２９は、
プロセス工程を節約するために代表的なＣＭＯＳのＰ+
ソース／ドレイン注入と同一のドーパント及び濃度で行
われるｐドーパントが高濃度で注入される。その後、マ
スクは剥離される。これらの注入は、約９００℃でおよ
そ３０分間にわたり、ソース領域２７、ドレイン領域２
８、バックゲートコンタクト領域２９を形成するために
打ち込まれる。
ク２３が剥離される。次に、Ｐ- 注入ドーパント２５が
打ち込まれてトランジスタのチャネル及びボディ領域２
６を形成する。この際、拡散打ち込みがおよそ１１００
℃で約２０分間にわたり行われる。次に、マスキング工
程により、ボディ領域２６にソース領域２７用の注入領
域２７が画定される。この際、ドレイン領域２８の注入
は絶縁体層１８及び１９にセルフアラインされる。これ
らの領域は、プロセス工程を節約するために代表的なＣ
ＭＯＳのＮ+ ソース／ドレイン注入と同じドーパント及
び濃度で行われるｎドーパントが高濃度に注入される。
その後、マスクは剥離される。次なるマスキング工程に
より、ボディ領域２６にバックゲートコンタクト領域２
９が画定される。バックゲートコンタクト領域２９は、
プロセス工程を節約するために代表的なＣＭＯＳのＰ+
ソース／ドレイン注入と同一のドーパント及び濃度で行
われるｐドーパントが高濃度で注入される。その後、マ
スクは剥離される。これらの注入は、約９００℃でおよ
そ３０分間にわたり、ソース領域２７、ドレイン領域２
８、バックゲートコンタクト領域２９を形成するために
打ち込まれる。
【００１５】この際、上記打ち込みは代表的なＣＭＯＳ
工程と同じである。又、残りのプロセスは、周知の代表
的なＣＭＯＳプロセスと同じである。以上の如く、本発
明によるＬＤ−ＭＯＳトランジスタにおいては、絶縁体
層１８の下面及びドレイン領域２８夫々に付着してｎ-
拡張ドレイン領域２０を設けることにより、図２に示さ
れるが如きｎウェル９を不要としている。よって、その
耐圧値は、シリコン半導体基板１１自体の容量に依存す
ることになるので、ｎ +ソース領域２７及びｎ+ドレイン
領域２８間を広げずとも、高耐圧なＬＤ−ＭＯＳトラン
ジスタを実現することが出来るのである。更に、かかる
ｎ- 拡張ドレイン領域２０は、リンを不純物として用い
た比較的高速な拡散により形成されているので、容易な
製造プロセスにて良好に拡散形成が為されて好ましいの
である。
工程と同じである。又、残りのプロセスは、周知の代表
的なＣＭＯＳプロセスと同じである。以上の如く、本発
明によるＬＤ−ＭＯＳトランジスタにおいては、絶縁体
層１８の下面及びドレイン領域２８夫々に付着してｎ-
拡張ドレイン領域２０を設けることにより、図２に示さ
れるが如きｎウェル９を不要としている。よって、その
耐圧値は、シリコン半導体基板１１自体の容量に依存す
ることになるので、ｎ +ソース領域２７及びｎ+ドレイン
領域２８間を広げずとも、高耐圧なＬＤ−ＭＯＳトラン
ジスタを実現することが出来るのである。更に、かかる
ｎ- 拡張ドレイン領域２０は、リンを不純物として用い
た比較的高速な拡散により形成されているので、容易な
製造プロセスにて良好に拡散形成が為されて好ましいの
である。
【００１６】
【発明の効果】上記したことから明らかな如く、本発明
によるＬＤ−ＭＯＳトランジスタは、ソース領域（27）
を囲みかつシリコン半導体基板（11）よりも不純物濃度
の高いボディ領域（26）と、上記ソース領域（27）及び
ドレイン領域（28）間のチャンネル領域上にゲート絶縁
体層（21）を介して延滞する導電ゲート層（22）と、上
記ドレイン領域（28）に接してかつソース領域（27）に
向かって伸張しており、リンを不純物として添加するこ
とにより形成された拡張ドレイン領域（20）と、この拡
張ドレイン領域（20）と上記導電ゲート層（22）との間
に介在しかつ上記導電ゲート層（22）よりも厚い付加絶
縁体層（18）とから構成されている。
によるＬＤ−ＭＯＳトランジスタは、ソース領域（27）
を囲みかつシリコン半導体基板（11）よりも不純物濃度
の高いボディ領域（26）と、上記ソース領域（27）及び
ドレイン領域（28）間のチャンネル領域上にゲート絶縁
体層（21）を介して延滞する導電ゲート層（22）と、上
記ドレイン領域（28）に接してかつソース領域（27）に
向かって伸張しており、リンを不純物として添加するこ
とにより形成された拡張ドレイン領域（20）と、この拡
張ドレイン領域（20）と上記導電ゲート層（22）との間
に介在しかつ上記導電ゲート層（22）よりも厚い付加絶
縁体層（18）とから構成されている。
【００１７】よって、かかる本発明によるＬＤ−ＭＯＳ
トランジスタによれば、小なる素子占有面積であり、か
つ高耐圧なスイッチング動作が可能なＬＤ−ＭＯＳトラ
ンジスタを容易な製造プロセスにて実現出来て好ましい
のである。
トランジスタによれば、小なる素子占有面積であり、か
つ高耐圧なスイッチング動作が可能なＬＤ−ＭＯＳトラ
ンジスタを容易な製造プロセスにて実現出来て好ましい
のである。
【図１】従来のＬＤ−ＭＯＳトランジスの構成を示す図
である。
である。
【図２】従来のＬＤ−ＭＯＳトランジスの構成を示す図
である。
である。
【図３】本発明によるＬＤ−ＭＯＳトランジスの構成を
示す図である。
示す図である。
【図４】本発明のＬＤ−ＭＯＳトランジスの製造プロセ
スを説明するための図である。
スを説明するための図である。
【図５】本発明のＬＤ−ＭＯＳトランジスの製造プロセ
スを説明するための図である。
スを説明するための図である。
【図６】本発明のＬＤ−ＭＯＳトランジスの製造プロセ
スを説明するための図である。
スを説明するための図である。
１８ 絶縁体層 ２０ ｎ- 拡張ドレイン領域
Claims (3)
- 【請求項１】 第１導電型のシリコン半導体基板の表面
に形成された前記第１導電型とは逆の第２導電型のソー
ス領域、及び前記ソース領域との間にチャンネル領域を
形成する前記第２導電型のドレイン領域、並びに前記チ
ャンネル領域上にゲート絶縁体層を介して延滞する導電
ゲート層とを有するＬＤ−ＭＯＳトランジスタであっ
て、 第１導電型であって前記ソース領域を囲みかつ前記シリ
コン半導体基板よりも不純物濃度の高いボディ領域と、 前記ドレイン領域に接してかつ前記ソース領域に向かっ
て前記チャンネル領域内に伸張した第２導電型の拡張ド
レイン領域と、 前記拡張ドレイン領域と前記導電ゲート層との間に介在
しかつ前記導電ゲート層よりも厚い付加絶縁体層を有
し、 前記拡張ドレイン領域は、リンを不純物として添加する
ことにより形成されていることを特徴とするＬＤ−ＭＯ
Ｓトランジスタ。 - 【請求項２】 前記拡張ドレイン領域は、前記ドレイン
領域よりも低濃度にリンが添加されたものであることを
特徴とする請求項１記載のＬＤ−ＭＯＳトランジスタ。 - 【請求項３】 前記拡張ドレイン領域は、リンが６０Ｋ
ｅＶの注入エネルギにて３．０×１０12〜５．０×１０
12原子／ｃｍ2 の範囲で注入されることを特徴とする請
求項１記載のＬＤ−ＭＯＳトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045416A JPH08241985A (ja) | 1995-03-06 | 1995-03-06 | Ｌｄ−ｍｏｓトランジスタ |
| US08/599,898 US5627394A (en) | 1995-03-06 | 1996-02-12 | LD-MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045416A JPH08241985A (ja) | 1995-03-06 | 1995-03-06 | Ｌｄ−ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241985A true JPH08241985A (ja) | 1996-09-17 |
Family
ID=12718666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045416A Pending JPH08241985A (ja) | 1995-03-06 | 1995-03-06 | Ｌｄ−ｍｏｓトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5627394A (ja) |
| JP (1) | JPH08241985A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998053505A2 (en) * | 1997-05-23 | 1998-11-26 | Koninklijke Philips Electronics N.V. | Lateral mos semiconductor device |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| US6160290A (en) * | 1997-11-25 | 2000-12-12 | Texas Instruments Incorporated | Reduced surface field device having an extended field plate and method for forming the same |
| TW411624B (en) * | 1998-03-21 | 2000-11-11 | Shiu Ching Shiang | Structure, operation and manufacturing method of flash memory cell through channel writing and erasing |
| US6531355B2 (en) * | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
| US6211552B1 (en) | 1999-05-27 | 2001-04-03 | Texas Instruments Incorporated | Resurf LDMOS device with deep drain region |
| US6700160B1 (en) * | 2000-10-17 | 2004-03-02 | Texas Instruments Incorporated | Double-diffused MOS (DMOS) power transistor with a channel compensating implant |
| US6521946B2 (en) | 2000-11-30 | 2003-02-18 | Texas Instruments Incorporated | Electrostatic discharge resistant extended drain metal oxide semiconductor transistor |
| US6730962B2 (en) * | 2001-12-07 | 2004-05-04 | Texas Instruments Incorporated | Method of manufacturing and structure of semiconductor device with field oxide structure |
| US20040201078A1 (en) * | 2003-04-11 | 2004-10-14 | Liping Ren | Field plate structure for high voltage devices |
| US6873021B1 (en) * | 2003-12-02 | 2005-03-29 | Texas Instruments Incorporated | MOS transistors having higher drain current without reduced breakdown voltage |
| JP4256328B2 (ja) * | 2003-12-05 | 2009-04-22 | 株式会社東芝 | 電界効果トランジスタ、半導体装置及びフォトリレー |
| US7473625B2 (en) * | 2004-07-22 | 2009-01-06 | Macronix International Co., Ltd. | LDMOS device and method of fabrication |
| US7081654B2 (en) * | 2004-08-26 | 2006-07-25 | Micrel, Inc. | Method and system for a programmable electrostatic discharge (ESD) protection circuit |
| US7790527B2 (en) * | 2006-02-03 | 2010-09-07 | International Business Machines Corporation | High-voltage silicon-on-insulator transistors and methods of manufacturing the same |
| TWI350591B (en) * | 2007-04-12 | 2011-10-11 | Realtek Semiconductor Corp | Mos transistor and manufacturing method thereof |
| JP2010206163A (ja) * | 2009-02-06 | 2010-09-16 | Seiko Instruments Inc | 半導体装置 |
| JP5452146B2 (ja) * | 2009-09-17 | 2014-03-26 | セイコーインスツル株式会社 | 半導体装置 |
| KR101975569B1 (ko) * | 2012-10-15 | 2019-05-08 | 삼성디스플레이 주식회사 | 표시 패널의 정전기 방지 회로 및 이를 포함하는 표시 장치 |
| US10600910B2 (en) | 2018-06-26 | 2020-03-24 | Qualcomm Incorporated | High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429959A (en) * | 1990-11-23 | 1995-07-04 | Texas Instruments Incorporated | Process for simultaneously fabricating a bipolar transistor and a field-effect transistor |
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
| JP3141672B2 (ja) * | 1993-09-29 | 2001-03-05 | 富士電機株式会社 | 横型電界効果トランジスタ |
-
1995
- 1995-03-06 JP JP7045416A patent/JPH08241985A/ja active Pending
-
1996
- 1996-02-12 US US08/599,898 patent/US5627394A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5627394A (en) | 1997-05-06 |
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