JPH10173069A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents

相補型ｍｏｓ半導体装置の製造方法

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JPH10173069A
JPH10173069A JP8328517A JP32851796A JPH10173069A JP H10173069 A JPH10173069 A JP H10173069A JP 8328517 A JP8328517 A JP 8328517A JP 32851796 A JP32851796 A JP 32851796A JP H10173069 A JPH10173069 A JP H10173069A
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JP
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oxide film
forming
semiconductor substrate
pattern
impurity
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JP8328517A
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Inventor
Akihiko Ueda
壮彦 上田
Hirobumi Uchida
博文 内田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 相補型ＭＯＳ半導体装置におけるリン拡散領
域とチャンネルストッパー用のボロン導入領域との間隔
を広げてポーズタイムの初期不良を抑制し、ストレス印
加時でも劣化を防ぐようにする。 【解決手段】 Ｐ型シリコン半導体基板１上に、第１の
酸化膜パターン２を形成し、エッチングにより基板表面
に凹部３を形成する。次に、ボロンイオンビームを高加
速度で照射して第１のボロン導入領域４を、次いでボロ
ンイオンビームをそれより低加速度で照射して、凹部３
の底部に第２のボロン導入領域５をそれぞれ形成する。
次に、酸化膜６′を堆積した後、凹部３の中のみ酸化膜
を残すようにして他の部分の酸化膜を除去し、素子形成
領域を分離するための第２の酸化膜パターン６を形成
し、半導体基板１の露出された部分に第３のボロン導入
領域８を形成する。次に、窓７を有する第３の酸化膜パ
ターン９を形成して、窓７の内部を含むその周辺にリン
を導入したポリシリコン膜11からなるストレージノード
13を形成し、次いで熱処理により窓７を通して基板１内
にリンを拡散してリン拡散領域14を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相補型ＭＯＳ半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高密度化，高集
積化が必要になっている。トランジスタ形成工程におい
ては、高微細化に伴いポーズタイムの初期不良、及びス
トレス印加時の劣化等のトランジスタ特性不良が発生し
易くなる。
【０００３】この従来の相補型ＭＯＳ半導体装置の製造
方法を、図５(a)〜(f)を用いて説明する。図５(a)に示
すように、一導電型、例えばＰ型のシリコン半導体基板
１上に、20nmの薄い酸化膜17を形成し、次に160nmのＳi
Ｎ膜を堆積した後、レジストパターンによる選択エッチ
ングを行い、ＳiＮパターン18を形成する。次に、図５
(b)に示すように、選択酸化を行い素子形成領域を分離
する選択酸化膜19を形成する。
【０００４】次に、図５(c)に示すように、ＳiＮパター
ン18および酸化膜17を除去した後、第１回目のイオン注
入として、１価のボロンイオンビームをまず、800ｋe
Ｖ；1.0×1013cm~2の条件で照射することによって、シ
リコン半導体基板１の所定の深さの位置に第１のボロン
導入領域４を形成し、次に第２回目のイオン注入とし
て、１価のボロンイオンビームを第１回目のイオン注入
よりも低加速度の170ｋeＶ；2.5×1012cm~2の条件で照
射することにより第２のボロン導入領域５を形成する。
さらに、第３回目のイオン注入として、１価のボロンイ
オンビームを第２回目のイオン注入よりもさらに低加速
度の20ｋeＶ；2.6×1012cm~2の条件で照射することによ
り、シリコン半導体基板上の露出された部分に第３のボ
ロン導入領域８を形成する。
【０００５】次に、図５(d)に示すように、基板上の全
面に、150nmの酸化膜９を堆積した後、第１のホトレジ
ストパターン10を形成し、ホトレジストパターン10に覆
われていない部分の酸化膜９をエッチングして窓７を形
成する。
【０００６】次に、ホトレジストパターン10を除去した
後、図５(e)に示すように、窓７内を含む酸化膜９上に
リンを導入したポリシリコン膜11を堆積してから、ポリ
シリコン膜11の窓の上部に位置する部分に第２のホトレ
ジストパターン12を形成する。
【０００７】次に、図５(f)に示すように、ポリシリコ
ン膜11におけるホトレジストパターン12に覆われていな
い部分をエッチングし、ストレージノード(キャパシタ
下部電極)13を形成し、次いで、熱処理によりストレー
ジノード13からのリン拡散領域14を窓７の下部に形成す
る。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法では、リン拡散領域と、チャンネルスト
ッパー用の第２のボロン導入領域５との間隔が狭くな
り、空乏層が狭くなることによってリーク電流が大きく
なり、ポーズタイムの初期不良や、ストレス印加時の劣
化が発生する。
【０００９】そこで、本発明は、リン拡散領域とチャン
ネルストッパー用のボロン導入領域の間隔を広げること
により、ポーズタイムの初期不良を抑制し、ストレス印
加時でも劣化を防ぐことができる相補型ＭＯＳ半導体装
置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の請求項１に記載の相補型ＭＯＳ半導体装置の
製造方法は、一導電型半導体基板上に第１の酸化膜パタ
ーンを形成する工程と、第１の酸化膜パターンで覆われ
ていない部分の半導体基板をエッチングして選択的に凹
部を形成する工程と、第１回目のイオン注入として、前
記半導体基板と同一導電型の不純物イオンビームを高加
速度で照射して、前記半導体基板の所定の深さの位置に
第１の不純物導入領域を形成する工程と、第２回目のイ
オン注入として、前記半導体基板と同一導電型の不純物
イオンビームを、第１回目のイオン注入より低加速度で
照射して前記凹部の底部に第２の不純物導入領域を形成
する工程と、基板上全面に酸化膜を堆積した後、前記凹
部の中のみ酸化膜を残し他の部分の酸化膜および第１の
酸化膜パターンを除去して第２の酸化膜パターンを形成
する工程と、第３回目のイオン注入として、前記半導体
基板と同一導電型の不純物イオンビームを、第２回目の
イオン注入よりさらに低加速度で照射して半導体基板の
露出された部分に第３の不純物導入領域を形成する工程
と、基板上全面に酸化膜を堆積した後、その上に第１の
ホトレジストパターンを形成し、第１のホトレジストパ
ターンで覆われていない部分の酸化膜をエッチングして
窓を有する第３の酸化膜パターンを形成する工程と、第
１のホトレジストパターンを除去した後、前記窓内を含
む第３の酸化膜パターン上に、半導体基板とは反対導電
型の不純物を含むポリシリコン膜を堆積する工程と、前
記ポリシリコン膜上の前記窓の上部に位置する部分に第
２のホトレジストパターンを形成し、第２のホトレジス
トパターンで覆われていない部分のポリシリコン膜をエ
ッチングしてストレージノードを形成する工程と、熱処
理により前記窓の下部に前記半導体基板とは反対導電型
の不純物拡散領域を形成する工程とを有する構成とす
る。
【００１１】また、本発明の請求項２に記載の相補型Ｍ
ＯＳ半導体装置の製造方法は、一導電型半導体基板上
に、第１回目のイオン注入として、前記半導体基板と同
一導電型の不純物イオンビームを照射して第３の不純物
導入領域を形成する工程と、第３の不純物導入領域の上
に第１の酸化膜パターンを形成する工程と、第１の酸化
膜パターンで覆われていない部分の半導体基板をエッチ
ングして選択的に凹部を形成する工程と、第２回目のイ
オン注入として、前記半導体基板と同一導電型の不純物
イオンビームを、第１回目のイオン注入より高加速度で
照射して、前記半導体基板の所定の深さの位置に第１の
不純物導入領域を形成する工程と、第３回目のイオン注
入として、前記半導体基板と同一導電型の不純物イオン
ビームを、第１回目のイオン注入より高加速度で、かつ
第２回目のイオン注入より低加速度で照射して、前記凹
部の底部に第２の不純物導入領域を形成する工程と、基
板上全面に酸化膜を堆積した後、前記凹部の中のみ酸化
膜を残し他の部分の酸化膜および第１の酸化膜パターン
を除去して第２の酸化膜パターンを形成する工程と、基
板上全面に酸化膜を堆積した後、その上に第１のホトレ
ジストパターンを形成し、第１のホトレジストパターン
で覆われていない部分の酸化膜をエッチングして窓を有
する第３の酸化膜パターンを形成する工程と、第１のホ
トレジストパターンを除去した後、前記窓内を含む第３
の酸化膜パターン上に、半導体基板とは反対導電型の不
純物を含むポリシリコン膜を堆積する工程と、前記ポリ
シンコン膜上の前記窓の上部に位置する部分に第２のホ
トレジストパターンを形成し、第２のホトレジストパタ
ーンで覆われていない部分のポリシリコン膜をエッチン
グしてストレージノードを形成する工程と、熱処理によ
り前記窓の下部に前記半導体基板とは反対導電型の不純
物拡散領域を形成する工程とを有する構成とする。
【００１２】また、本発明の請求項３に記載の相補型Ｍ
ＯＳ半導体装置の製造方法は、一導電型半導体基板上に
第１の酸化膜パターンを形成する工程と、第１の酸化膜
パターンで覆われていない部分の半導体基板をエッチン
グして選択的に凹部を形成する工程と、基板上全面に酸
化膜を堆積した後、前記凹部の側壁部分の酸化膜および
第１の酸化膜パターンを残し、他の部分の酸化膜をエッ
チングして側壁酸化膜パターンを形成する工程と、第１
回目のイオン注入として、前記半導体基板と同一導電型
の不純物イオンビームを高加速度で照射して、前記半導
体基板の所定の深さの位置に第１の不純物導入領域を形
成する工程と、第２回目のイオン注入として、前記半導
体基板と同一導電型の不純物イオンビームを、第１回目
のイオン注入より低加速度で照射して前記凹部の底部に
第２の不純物導入領域を形成する工程と、基板上全面に
酸化膜を堆積した後、前記凹部の中のみ酸化膜を残し他
の部分の酸化膜および第１の酸化膜パターンを除去して
第２の酸化膜パターンを形成する工程と、第３回目のイ
オン注入として、前記半導体基板と同一導電型の不純物
イオンビームを、第２回目のイオン注入よりさらに低加
速度で照射して半導体基板の露出された部分に第３の不
純物導入領域を形成する工程と、基板上全面に酸化膜を
堆積した後、その上に第１のホトレジストパターンを形
成し、第１のホトレジストパターンで覆われていない部
分の酸化膜をエッチングして窓を有する第３の酸化膜パ
ターンを形成する工程と、第１のホトレジストパターン
を除去した後、前記窓内を含む第３の酸化膜パターン上
に、半導体基板とは反対導電型の不純物を含むポリシリ
コン膜を堆積する工程と、前記ポリシリコン膜上の前記
窓の上部に位置する部分に第２のホトレジストパターン
を形成し、第２のホトレジストパターンで覆われていな
い部分のポリシリコン膜をエッチングしてストレージノ
ードを形成する工程と、熱処理により前記窓の下部に前
記半導体基板とは反対導電型の不純物拡散領域を形成す
る工程とを有する構成とする。
【００１３】さらに、本発明の請求項４に記載の相補型
ＭＯＳ半導体装置の製造方法は、一導電型半導体基板上
に、第１回目のイオン注入として、前記半導体基板と同
一導電型の不純物イオンビームを照射して第３の不純物
導入領域を形成する工程と、第３の不純物導入領域の上
に第１の酸化膜パターンを形成する工程と、前記第１の
酸化膜パターンで覆われていない部分の半導体基板をエ
ッチングして選択的に凹部を形成する工程と、基板上全
面に酸化膜を堆積した後、前記凹部の側壁部分の酸化膜
および第１の酸化膜パターンを残し、他の部分の酸化膜
をエッチングして側壁酸化膜パターンを形成する工程
と、第２回目のイオン注入として、前記半導体基板と同
一導電型の不純物イオンビームを高加速度で照射して、
前記半導体基板の所定の深さの位置に第１の不純物導入
領域を形成する工程と、第３回目のイオン注入として、
前記半導体基板と同一導電型の不純物イオンビームを、
第１回目のイオン注入より高加速度で、かつ第２回目の
イオン注入より低加速度で照射して、前記凹部の底部に
第２の不純物導入領域を形成する工程と、基板上全面に
酸化膜を堆積した後、前記凹部の中のみ酸化膜を残し他
の部分の酸化膜および第１の酸化膜パターンを除去して
第２の酸化膜パターンを形成する工程と、基板上全面に
酸化膜を堆積した後、その上に第１のホトレジストパタ
ーンを形成し、第１のホトレジストパターンで覆われて
いない部分の酸化膜をエッチングして窓を有する第３の
酸化膜パターンを形成する工程と、第１のホトレジスト
パターンを除去した後、前記窓内を含む第３の酸化膜パ
ターン上に、半導体基板とは反対導電型の不純物を含む
ポリシリコン膜を堆積する工程と、前記ポリシリコン膜
上の前記窓の上部に位置する部分に第２のホトレジスト
パターンを形成し、第２のホトレジストパターンで覆わ
れていない部分のポリシリコン膜をエッチングしてスト
レージノードを形成する工程と、熱処理により前記窓の
下部に前記半導体基板とは反対導電型の不純物拡散領域
を形成する工程とを有する構成とする。
【００１４】上記本発明の構成によれば、反対導電型不
純物拡散領域と、チャンネルストッパー用の同一導電型
の第２の不純物導入領域との間隔を広げることができ、
その結果、空乏層が広くなることによりリーク電流を抑
制し、ポーズタイムの初期不良を抑制することができ、
かつストレス印加時でも劣化を防ぐことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 (実施の形態１)図１(a)〜(h)は、本発明の実施の形態１
における相補型ＭＯＳ半導体装置の製造方法を示したも
のである。なお、以下に述べる各実施の形態において
は、図５(a)〜(f)と同一部分には同一符号を付してあ
り、また、不純物導入領域で、半導体基板の最も深い位
置に形成するものを第１の不純物導入領域、次に深い位
置のものを第２の不純物導入領域、最も表面に近いもの
を第３の不純物導入領域とする。
【００１６】まず、図１(a)に示すように、一導電型、
例えばＰ型のシリコン半導体基板１上に第１の酸化膜パ
ターン２を形成する。次に、図１(b)に示すように、基
板１における第１の酸化膜パターン２で覆われていない
部分をエッチングし、選択的に凹部３を形成する。
【００１７】次に、図１(c)に示すように、第１回目の
イオン注入として、１価のボロンイオンビームを、ま
ず、800ｋeＶ；1.0×1013cm~2の条件で照射し、半導体
基板１の所定の深さの位置に第１のボロン導入領域４を
形成し、次に第２回目のイオン注入として、１価のボロ
ンイオンビームを、第１回目のイオン注入よりも低加速
度の170ｋeＶ；2.5×1012cm~2の条件で照射して、凹部
３の底部に第２のボロン導入領域５を形成する。ここ
で、第１回目のボロンイオンビームの照射では第１の酸
化膜パターン２の下にもボロンが導入されるが、第２回
目のボロンイオンビームによる照射では第１の酸化膜パ
ターン２の下には導入されない。
【００１８】次に、図１(d)に示すように、基板上全面
に400nmの酸化膜６′を堆積し、続いて図１(e)に示すよ
うに、凹部３の中のみ酸化膜を残し他の部分の酸化膜お
よび第１の酸化膜パターン２を、ＣＭＰ(Chemical Mech
anical Polishing)等の技術を用いて除去し、素子形成
領域を分離するための第２の酸化膜パターン６を形成す
る。そして、第３回目のイオン注入として、１価のボロ
ンイオンビームを第２回目のイオン注入よりも低加速度
の20ｋeＶ；2.6×1012cm~2の条件で照射し、半導体基板
１の露出された部分に第３のボロン導入領域８を形成す
る。
【００１９】次に、図１(f)に示すように、基板上全面
に150nmの酸化膜９を堆積した後、第１のホトレジスト
パターン10を形成し、そのホトレジストパターン10で覆
われていない部分の酸化膜９をエッチングして窓７を形
成する。窓７を有する酸化膜９を第３の酸化膜パターン
９とする。
【００２０】次に、第１のホトレジストパターン10を除
去した後、図１(g)に示すように、窓７の内部を含む第
３の酸化膜パターン９上に、リンを導入したポリシリコ
ン膜11を堆積してから、そのポリシリコン膜11上の窓７
の上部に位置する部分に、第２のホトレジストパターン
12を形成する。
【００２１】次に、図１(h)に示すように、ホトレジス
トパターン12で覆われていない部分のポリシリコン膜11
をエッチングしてストレージノード(キャパシタ下部電
極)13を形成し、次いで熱処理により窓７を通してスト
レージノード13から基板１内にリンを拡散し、リン拡散
領域14を形成する。
【００２２】以上のように、本実施の形態１によれば、
素子形成領域を分離するための第２の酸化膜パターン６
を従来の選択酸化膜よりも基板の下の方まで埋め込むこ
とができるから、リン拡散領域14とチャンネルストッパ
ー用の第２のボロン導入領域５との間隔を広げることが
でき、ポーズタイムの初期不良を抑制し、ストレス印加
時でも劣化を防ぐことができる。
【００２３】(実施の形態２)図２(a)〜(i)は、本発明の
実施の形態２における相補型ＭＯＳ半導体装置の製造方
法を示したものである。図２(a)に示すように、Ｐ型シ
リコン半導体基板１上に、まず第１回目のイオン注入と
して、１価のボロンイオンビームを20ｋeＶ；2.6×1012
cm~2の条件で照射して、第３のボロン導入領域８を形成
する。
【００２４】次に、図２(b)に示すように、第１の酸化
膜パターン２を形成した後、図２(c)に示すように、第
１の酸化膜パターン２で覆われていない部分の半導体基
板１をエッチングして、選択的に凹部３を形成する。
【００２５】次に、図２(d)に示すように、第２回目の
イオン注入として、１価のボロンイオンビームを第１回
目のイオン注入よりも高加速度の800ｋeＶ；1.0×1013c
m~2の条件で照射して、第１のボロン導入領域４を形成
し、次いで、第３回目のイオン注入として、１価のボロ
ンイオンビームを第１回目のイオン注入よりも高加速度
で、かつ第２回目のイオン注入よりも低加速の170ｋe
Ｖ；2.5×1012cm~2の条件で照射し、凹部３の底部に第
２のボロン導入領域５を形成する。この時も、実施の形
態１と同様にイオン注入の加速度により、第２回目のイ
オン注入では第１の酸化膜パターン２の下にもボロンが
導入されるが、第３回目のイオン注入では第１の酸化膜
パターン２の下には導入されない。
【００２６】次に、図２(e)に示すように、基板上全面
に400nmの酸化膜６′を堆積した後、図２(f)に示すよう
に、凹部３の中のみ酸化膜を残し他の部分の酸化膜およ
び第１の酸化膜パターン２を、ＣＭＰ(Chemical Mechan
ical Polishing)等の技術を用いて除去し、素子形成領
域を分離するための第２の酸化膜パターン６を形成す
る。
【００２７】次に、図２(g)に示すように、基板上全面
に150nmの酸化膜９を堆積し、次いで第１のホトレジス
トパターン10を形成する。そのホトレジストパターン10
で覆われていない部分の酸化膜９をエッチングして窓７
を形成し、窓７を有する酸化膜９を第３の酸化膜パター
ン９とする。
【００２８】次に、第１のホトレジストパターン10を除
去した後、図２(h)に示すように、窓７の内部を含む第
３の酸化膜パターン９上に、リンを導入したポリシリコ
ン膜11を堆積してから、そのポリシリコン膜11上の窓７
の上部に位置する部分に、第２のホトレジストパターン
12を形成する。
【００２９】次に、図２(i)に示すように、ホトレジス
トパターン12で覆われていない部分のポリシリコン膜11
をエッチングしてストレージノード(キャパシタ下部電
極)13を形成し、次いで熱処理により窓７を通してスト
レージノード13から基板１内にリンを拡散し、リン拡散
領域14を形成する。
【００３０】以上のように、本実施の形態２によれば、
実施の形態１と同様、素子形成領域を分離するための第
２の酸化膜パターンを従来の選択酸化膜よりも基板の下
の方まで埋め込むことができるから、リン拡散領域14と
チャンネルストッパー用の第２のボロン導入領域５との
間隔を広げることができ、ポーズタイムの初期不良を抑
制し、ストレス印加時でも劣化を防ぐことができる。
【００３１】(実施の形態３)図３(a)〜(j)は、本発明の
実施の形態３における相補型ＭＯＳ半導体装置の製造方
法を示したものである。図３(a)に示すように、Ｐ型シ
リコン半導体基板１上に第１の酸化膜パターン２を形成
する。
【００３２】次に、図３(b)に示すように、基板１にお
ける第１の酸化膜パターン２で覆われていない部分をエ
ッチングし、選択的に凹部３を形成する。
【００３３】次に、図３(c)に示すように、基板上全面
に酸化膜15を堆積した後、図３(d)に示すように、凹部
３の側壁部分の酸化膜および第１の酸化膜パターン２を
残し、他の部分の酸化膜をエッチングして、側壁酸化膜
パターン16を形成する。
【００３４】次に、図３(e)に示すように、第１回目の
イオン注入として、１価のボロンイオンビームを、ま
ず、800ｋeＶ；1.0×1013cm~2の条件で照射し、半導体
基板１の所定の深さの位置に第１のボロン導入領域４を
形成し、次に第２回目のイオン注入として、１価のボロ
ンイオンビームを、第１回目のイオン注入よりも低加速
度の170ｋeＶ；2.5×1012cm~2の条件で照射して、凹部
３の底部に第２のボロン導入領域５を形成する。ここ
で、第１回目のボロンイオンビームの照射では第１の酸
化膜パターン２の下にもボロンが導入されるが、第２回
目のボロンイオンビームによる照射では第１の酸化膜パ
ターン２の下には導入されない。
【００３５】次に、図３(f)に示すように、基板上全面
に400nmの酸化膜６′を堆積し、続いて図３(g)に示すよ
うに、凹部３の中のみ酸化膜を残し他の部分の酸化膜お
よび第１の酸化膜パターン２を、ＣＭＰ(Chemical Mech
anical Polishing)等の技術を用いて除去し、素子形成
領域を分離するための第２の酸化膜パターン６を形成す
る。そして、第３回目のイオン注入として、１価のボロ
ンイオンビームを第２回目のイオン注入よりも低加速度
の20ｋeＶ；2.6×1012cm~2の条件で照射し、半導体基板
１の露出された部分に第３のボロン導入領域８を形成す
る。
【００３６】次に、図３(h)に示すように、基板上全面
に150nmの酸化膜９を堆積した後、第１のホトレジスト
パターン10を形成し、そのホトレジストパターン10で覆
われていない部分の酸化膜９をエッチングして窓７を形
成する。窓７を有する酸化膜９を第３の酸化膜パターン
９とする。
【００３７】次に、第１のホトレジストパターン10を除
去した後、図３(i)に示すように、窓７の内部を含む第
３の酸化膜パターン９上に、リンを導入したポリシリコ
ン膜11を堆積してから、そのポリシリコン膜11上の窓７
の上部に位置する部分に、第２のホトレジストパターン
12を形成する。
【００３８】次に、図３(j)に示すように、ホトレジス
トパターン12で覆われていない部分のポリシリコン膜11
をエッチングしてストレージノード(キャパシタ下部電
極)13を形成し、次いで熱処理により窓７を通してスト
レージノード13から基板１内にリンを拡散し、リン拡散
領域14を形成する。
【００３９】以上のように、本実施の形態３によれば、
側壁酸化膜パターン16を形成することにより、実施の形
態１の場合よりもリン拡散領域14とチャンネルストッパ
ー用の第２のボロン導入領域５との間隔を更に広げるこ
とができ、更にポーズタイムの初期不良を抑制し、スト
レス印加時でも劣化を防ぐことができる。
【００４０】(実施の形態４)図４(a)〜(k)は、本発明の
実施の形態４における相補型ＭＯＳ半導体装置の製造方
法を示したものである。図４(a)に示すように、Ｐ型シ
リコン半導体基板１上に、まず第１回目のイオン注入と
して、１価のボロンイオンビームを20ｋeＶ；2.6×1012
cm~2の条件で照射して、第３のボロン導入領域８を形成
する。
【００４１】次に、図４(b)に示すように、第１の酸化
膜パターン２を形成した後、図４(c)に示すように、第
１の酸化膜パターン２で覆われていない部分の半導体基
板をエッチングして、選択的に凹部３を形成する。
【００４２】次に、図４(d)に示すように、基板上全面
に酸化膜15を堆積した後、図４(e)に示すように、凹部
３の側壁部分の酸化膜および第１の酸化膜パターン２を
残し、他の部分の酸化膜をエッチングして、側壁酸化膜
パターン16を形成する。
【００４３】次に、図４(f)に示すように、第２回目の
イオン注入として、１価のボロンイオンビームを第１回
目のイオン注入よりも高加速度の800ｋeＶ；1.0×1013c
m~2の条件で照射して、半導体基板１の所定の深さの位
置に第１のボロン導入領域４を形成し、次いで、第３回
目のイオン注入として、１価のボロンイオンビームを第
１回目のイオン注入よりも高加速度で、かつ第２回目の
イオン注入よりも低加速の170ｋeＶ；2.5×1012cm~2の
条件で照射し、凹部３の底部に第２のボロン導入領域５
を形成する。この時、第２回目のイオン注入では第１の
酸化膜パターン２の下にもボロンが導入されるが、第３
回目のイオン注入では第１の酸化膜パターン２の下には
導入されないのは、実施の形態１〜３と同様である。
【００４４】次に、図４(g)に示すように、基板上全面
に400nmの酸化膜６′を堆積し、続いて図４(h)に示すよ
うに、凹部３の中のみ酸化膜を残し他の部分の酸化膜お
よび第１の酸化膜パターン２を、ＣＭＰ(Chemical Mech
anical Polishing)等の技術を用いて除去し、素子形成
領域を分離するための第２の酸化膜パターン６を形成す
る。
【００４５】次に、図４(i)に示すように、基板上全面
に150nmの酸化膜９を堆積した後、第１のホトレジスト
パターン10を形成し、そのホトレジストパターン10で覆
われていない部分の酸化膜９をエッチングして窓７を形
成する。窓７を有する酸化膜９を第３の酸化膜パターン
９とする。
【００４６】次に、第１のホトレジストパターン10を除
去した後、図４(j)に示すように、窓７の内部を含む第
３の酸化膜パターン９上に、リンを導入したポリシリコ
ン膜11を堆積してから、そのポリシリコン膜11上の窓７
の上部に位置する部分に、第２のホトレジストパターン
12を形成する。
【００４７】次に、図４(k)に示すように、ホトレジス
トパターン12で覆われていない部分のポリシリコン膜11
をエッチングしてストレージノード(キャパシタ下部電
極)13を形成し、次いで熱処理により窓７を通してスト
レージノード13から基板１内にリンを拡散し、リン拡散
領域14を形成する。
【００４８】以上のように、本実施の形態４によれば、
実施の形態３と同様に、側壁酸化膜パターンを形成する
ことにより、リン拡散領域とチャンネルストッパー用の
ボロン導入領域との間隔を更に広げることができ、更に
ポーズタイムの初期不良を抑制し、ストレス印加時でも
劣化を防ぐことができる。
【００４９】なお、上記実施の形態１〜４では、Ｐ型シ
リコン基板を用いて説明したが、本発明はこれに限定さ
れるものではなく、Ｎ型シリコン基板を用いても同様の
効果が得られる。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
リン拡散領域とチャンネルストッパー用のボロン導入領
域との間隔を広げることにより、ポーズタイムの初期不
良を抑制し、ストレス印加時でも劣化を防ぐことができ
るという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１の相補型ＭＯＳ半導体装
置の製造方法を示す工程断面図である。
【図２】本発明の実施の形態２の相補型ＭＯＳ半導体装
置の製造方法を示す工程断面図である。
【図３】本発明の実施の形態３の相補型ＭＯＳ半導体装
置の製造方法を示す工程断面図である。
【図４】本発明の実施の形態４の相補型ＭＯＳ半導体装
置の製造方法を示す工程断面図である。
【図５】従来例の相補型ＭＯＳ半導体装置の製造方法を
示す工程断面図である。
【符号の説明】
１…Ｐ型半導体基板、 ２…第１の酸化膜パターン、
３…凹部、 ４…第１のボロン導入領域、 ５…第２の
ボロン導入領域、 ６…第２の酸化膜パターン、６′，
15…酸化膜、 ７…窓、 ８…第３のボロン導入領域、
９…酸化膜(第３の酸化膜パターン)、 10…第１のホ
トレジストパターン、 11…ポリシリコン膜、 12…第
２のホトレジストパターン、 13…ストレージノード、
14…リン拡散領域、 16…側壁酸化膜パターン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 一導電型半導体基板上に第１の酸化膜パ
    ターンを形成する工程と、 前記第１の酸化膜パターンで覆われていない部分の半導
    体基板をエッチングして選択的に凹部を形成する工程
    と、 第１回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを高加速度で照射して、前記
    半導体基板の所定の深さの位置に第１の不純物導入領域
    を形成する工程と、 第２回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第１回目のイオン注
    入より低加速度で照射して前記凹部の底部に第２の不純
    物導入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、前記凹部の中のみ酸
    化膜を残し他の部分の酸化膜および前記第１の酸化膜パ
    ターンを除去して第２の酸化膜パターンを形成する工程
    と、 第３回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第２回目のイオン注
    入よりさらに低加速度で照射して半導体基板の露出され
    た部分に第３の不純物導入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、その上に第１のホト
    レジストパターンを形成し、第１のホトレジストパター
    ンで覆われていない部分の酸化膜をエッチングして窓を
    有する第３の酸化膜パターンを形成する工程と、 前記第１のホトレジストパターンを除去した後、前記窓
    内を含む前記第３の酸化膜パターン上に、前記半導体基
    板とは反対導電型の不純物を含むポリシリコン膜を堆積
    する工程と、 前記ポリシリコン膜上の前記窓の上部に位置する部分に
    第２のホトレジストパターンを形成し、第２のホトレジ
    ストパターンで覆われていない部分のポリシリコン膜を
    エッチングしてストレージノードを形成する工程と、 熱処理により前記窓の下部に前記半導体基板とは反対導
    電型の不純物拡散領域を形成する工程と、 を有することを特徴とする相補型ＭＯＳ半導体装置の製
    造方法。
  2. 【請求項２】 一導電型半導体基板上に、第１回目のイ
    オン注入として、前記半導体基板と同一導電型の不純物
    イオンビームを照射して第３の不純物導入領域を形成す
    る工程と、 前記第３の不純物導入領域の上に第１の酸化膜パターン
    を形成する工程と、 前記第１の酸化膜パターンで覆われていない部分の半導
    体基板をエッチングして選択的に凹部を形成する工程
    と、 第２回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第１回目のイオン注
    入より高加速度で照射して、前記半導体基板の所定の深
    さの位置に第１の不純物導入領域を形成する工程と、 第３回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第１回目のイオン注
    入より高加速度で、かつ前記第２回目のイオン注入より
    低加速度で照射して、前記凹部の底部に第２の不純物導
    入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、前記凹部の中のみ酸
    化膜を残し他の部分の酸化膜および前記第１の酸化膜パ
    ターンを除去して第２の酸化膜パターンを形成する工程
    と、 基板上全面に酸化膜を堆積した後、その上に第１のホト
    レジストパターンを形成し、第１のホトレジストパター
    ンで覆われていない部分の酸化膜をエッチングして窓を
    有する第３の酸化膜パターンを形成する工程と、 前記第１のホトレジストパターンを除去した後、前記窓
    内を含む前記第３の酸化膜パターン上に、前記半導体基
    板とは反対導電型の不純物を含むポリシリコン膜を堆積
    する工程と、 前記ポリシンコン膜上の前記窓の上部に位置する部分に
    第２のホトレジストパターンを形成し、第２そのホトレ
    ジストパターンで覆われていない部分のポリシリコン膜
    をエッチングしてストレージノードを形成する工程と、 熱処理により前記窓の下部に前記半導体基板とは反対導
    電型の不純物拡散領域を形成する工程と、 を有することを特徴とする相補型ＭＯＳ半導体装置の製
    造方法。
  3. 【請求項３】 一導電型半導体基板上に第１の酸化膜パ
    ターンを形成する工程と、 前記第１の酸化膜パターンで覆われていない部分の半導
    体基板をエッチングして選択的に凹部を形成する工程
    と、 基板上全面に酸化膜を堆積した後、前記凹部の側壁部分
    の酸化膜および前記第１の酸化膜パターンを残し、他の
    部分の酸化膜をエッチングして側壁酸化膜パターンを形
    成する工程と、 第１回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを高加速度で照射して、前記
    半導体基板の所定の深さの位置に第１の不純物導入領域
    を形成する工程と、 第２回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第１回目のイオン注
    入より低加速度で照射して前記凹部の底部に第２の不純
    物導入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、前記凹部の中のみ酸
    化膜を残し他の部分の酸化膜および前記第１の酸化膜パ
    ターンを除去して第２の酸化膜パターンを形成する工程
    と、 第３回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第２回目のイオン注
    入よりさらに低加速度で照射して半導体基板の露出され
    た部分に第３の不純物導入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、その上に第１のホト
    レジストパターンを形成し、第１のホトレジストパター
    ンで覆われていない部分の酸化膜をエッチングして窓を
    有する第３の酸化膜パターンを形成する工程と、 前記第１のホトレジストパターンを除去した後、前記窓
    内を含む前記第３の酸化膜パターン上に、前記半導体基
    板とは反対導電型の不純物を含むポリシリコン膜を堆積
    する工程と、 前記ポリシリコン膜上の前記窓の上部に位置する部分に
    第２のホトレジストパターンを形成し、第２のホトレジ
    ストパターンで覆われていない部分のポリシリコン膜を
    エッチングしてストレージノードを形成する工程と、 熱処理により前記窓の下部に前記半導体基板とは反対導
    電型の不純物拡散領域を形成する工程と、 を有することを特徴とする相補型ＭＯＳ半導体装置の製
    造方法。
  4. 【請求項４】 一導電型半導体基板上に、第１回目のイ
    オン注入として、前記半導体基板と同一導電型の不純物
    イオンビームを照射して第３の不純物導入領域を形成す
    る工程と、 前記第３の不純物導入領域の上に第１の酸化膜パターン
    を形成する工程と、 前記第１の酸化膜パターンで覆われていない部分の半導
    体基板をエッチングして選択的に凹部を形成する工程
    と、 基板上全面に酸化膜を堆積した後、前記凹部の側壁部分
    の酸化膜および前記第１の酸化膜パターンを残し、他の
    部分の酸化膜をエッチングして側壁酸化膜パターンを形
    成する工程と、 第２回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを高加速度で照射して、前記
    半導体基板の所定の深さの位置に第１の不純物導入領域
    を形成する工程と、 第３回目のイオン注入として、前記半導体基板と同一導
    電型の不純物イオンビームを、前記第１回目のイオン注
    入より高加速度で、かつ前記第２回目のイオン注入より
    低加速度で照射して、前記凹部の底部に第２の不純物導
    入領域を形成する工程と、 基板上全面に酸化膜を堆積した後、前記凹部の中のみ酸
    化膜を残し他の部分の酸化膜および前記第１の酸化膜パ
    ターンを除去して第２の酸化膜パターンを形成する工程
    と、 基板上全面に酸化膜を堆積した後、その上に第１のホト
    レジストパターンを形成し、第１のホトレジストパター
    ンで覆われていない部分の酸化膜をエッチングして窓を
    有する第３の酸化膜パターンを形成する工程と、 前記第１のホトレジストパターンを除去した後、前記窓
    内を含む前記第３の酸化膜パターン上に、前記半導体基
    板とは反対導電型の不純物を含むポリシリコン膜を堆積
    する工程と、 前記ポリシリコン膜上の前記窓の上部に位置する部分に
    第２のホトレジストパターンを形成し、第２のホトレジ
    ストパターンで覆われていない部分のポリシリコン膜を
    エッチングしてストレージノードを形成する工程と、 熱処理により前記窓の下部に前記半導体基板とは反対導
    電型の不純物拡散領域を形成する工程と、 を有することを特徴とする相補型ＭＯＳ半導体装置の製
    造方法。
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