JPH10135451A - 漏れ電流減少領域を備える半導体素子の製造方法 - Google Patents

漏れ電流減少領域を備える半導体素子の製造方法

Info

Publication number
JPH10135451A
JPH10135451A JP9292930A JP29293097A JPH10135451A JP H10135451 A JPH10135451 A JP H10135451A JP 9292930 A JP9292930 A JP 9292930A JP 29293097 A JP29293097 A JP 29293097A JP H10135451 A JPH10135451 A JP H10135451A
Authority
JP
Japan
Prior art keywords
leakage current
semiconductor substrate
source
region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9292930A
Other languages
English (en)
Other versions
JP3484330B2 (ja
Inventor
Eiu Jo
永 雨 徐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH10135451A publication Critical patent/JPH10135451A/ja
Application granted granted Critical
Publication of JP3484330B2 publication Critical patent/JP3484330B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 漏れ電流減少領域を備える半導体素子の製造
方法を提供する。 【解決手段】 フィールド酸化膜の形成された半導体基
板の全面に第１導電型の不純物を注入して前記半導体基
板の内部にフィールドイオン層を形成する。前記半導体
基板上に第２導電型のトランジスタと層間絶縁層を順に
形成する。前記トランジスタのソースが露出されるよう
前記層間絶縁層をパタニングする。前記半導体基板に第
２導電型の不純物を注入して前記ソースの下部に第１漏
れ電流減少領域を形成する。前記半導体基板に第２導電
型の不純物を注入して前記第１漏れ電流減少領域の下部
に第２漏れ電流減少領域を形成する。即ち、ソースの下
部に第１不純物領域を形成してから第１不純物領域の下
部に第２不純物領域をさらに形成することによって、ソ
ースの下部のデプレッション領域に形成される電場を弱
化させる。この結果、フィールド酸化膜の縁部を含むソ
ースの下部における接合漏れ電流が抑制され、よって半
導体素子のリフレッシュ特性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に半導体素子の漏れ電流減少領域を製造す
る方法に関する。
【０００２】
【従来の技術】半導体素子の分離工程は全製造段階にお
いて初期の工程であって、活性領域の大きさ及び後続工
程の工程マージンを左右する。
【０００３】このような素子分離方法の一つであるＬＯ
ＣＯＳ（LoCal Oxidation of Sillcon）方法は、半導体
基板に所定条件の熱酸化工程を施して不活性領域にフィ
ールド酸化膜を形成する。フィールド酸化膜の形成され
た半導体基板の素子分離特性を更に強めるためにイオン
注入工程を用いて半導体基板にフィールドイオン層を形
成する。
【０００４】しかしながら、フィールド酸化膜の縁部で
はフィールドイオン層とソースとの境界面に電場が形成
される恐れがある。この結果、漏れ電流が発生して半導
体素子のリフレッシュ特性を劣化する。
【０００５】図１は従来の技術による半導体素子の製造
方法を説明するための断面図である。ここで、参照符号
１は半導体基板、３はフィールド酸化膜、５はフィール
ドイオン層、７はゲート酸化膜、９はゲート電極、１１
は絶縁膜パターン、１２はゲート、１３ａはドレイン、
１３ｂはソース、１５ａは第１層間絶縁層、１６，２０
はコンタクトホール、１７はビットライン、１９は第２
層間絶縁層、そして２１は不純物領域をそれぞれ示す。
【０００６】まず、半導体基板１上に通常の方法でフィ
ールド酸化膜３を形成した後、前記半導体基板１内にイ
オン層を形成する。前記フィールドイオン層５は前記フ
ィールド酸化膜３の縁部とソース（後続工程で形成され
る）との間で発生する接合漏れ電流を減らすためのもの
であって、フィールド酸化膜３の形成された半導体基板
１の全面に第１導電型の不純物をイオン注入して形成す
る。この結果、前記フィールドイオン層５は前記フィー
ルド酸化膜３の下部よりその他の部分で深く形成され
る。
【０００７】前記フィールド酸化膜３の形成された半導
体基板１上にドレイン１３ａ、ソース１３ｂ及びゲート
１２（絶縁膜パターン１１／ゲート電極９／ゲート酸化
膜１２よりなる）よりなるトランジスタを形成する。前
記ドレイン１３ａとソース１３ｂは前記半導体基板に前
記第１導電型の不純物と反対の第２導電型の不純物をイ
オン注入して形成する。
【０００８】前記トランジスタの形成された半導体基板
１上に絶縁物質を蒸着した後パタニングして前記ドレイ
ン１３ａを露出させるコンタクトホール１６を形成す
る。次いで、前記コンタクトホール１６の形成された半
導体基板１の全面に導電物質を蒸着した後パタニングし
てビットライン１７を形成する。
【０００９】前記半導体基板１上に絶縁物質を蒸着した
後パタニングして前記ソース１３ｂを露出させるコンタ
クトホール２０を形成する。前記工程から形成された結
果物の全面に前記第１導電型と反対の導電性を有する第
２導電型の不純物をイオン注入することによって前記ソ
ース１３ｂの下部に不純物領域２１を形成する。これは
漏れ電流によって半導体素子のリフレッシュ特性が劣化
することを防止するためである。
【００１０】ここで、漏れ電流が発生する原因について
調べてみると、第一に、前記フィールドイオン層５とソ
ース１３ｂとの間のフィールド酸化膜３の縁部に形成さ
れた電場によって接合漏れ電流が発生し、第二に、前記
コンタクトホール２０を形成する時前記半導体基板１の
表面に表れた食刻損傷（etch damage ）によって漏れ電
流が発生する。
【００１１】従って、イオン注入工程を用いて前記ソー
ス１３ｂを取り囲む形態に前記不純物領域２１を形成す
ることによって前記フィールド酸化膜３の縁部における
接合漏れ電流を防止し得る。さらに、食刻損傷が治癒さ
れて漏れ電流が発生しない。
【００１２】このような半導体素子の製造方法によれば
フィールド酸化膜の縁部で接合漏れ電流が発生するのは
防止し得るが、フィールド酸化膜の縁部を除いた部分、
即ちソースの下部で接合漏れ電流が発生するのは防止で
きない。
【００１３】半導体素子の高集積化に相まってフィール
ド酸化膜も薄くなりつつあるが、フィールド酸化膜が薄
くなると半導体素子の素子分離特性が満足されない。従
って、フィールドイオン層の不純物の濃度を増加させイ
オン注入エネルギを減らすべきである。
【００１４】しかしながら、フィールドイオン層の不純
物の濃度を増加させ、イオン注入エネルギを減らすのは
素子分離特性を補償し得るが、リフレッシュ特性は劣化
する。
【００１５】
【発明が解決しようとする課題】本発明の目的は、ソー
ス／ドレインとフィールドイオン層との境界面で漏れ電
流が発生するのを抑制してリフレッシュ特性を向上させ
る半導体素子の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、フィールド酸化膜の形成された半導体基
板の全面に第１導電型の不純物を注入して前記半導体基
板の内部にフィールドイオン層を形成する。前記半導体
基板上に第２導電型のトランジスタと層間絶縁層を順に
形成する。前記トランジスタのソースが露出されるよう
層間絶縁層をパタニングする。
【００１７】前記半導体基板に第２導電型の不純物を注
入して前記ソースの下部に第１漏れ電流減少領域を形成
する。前記半導体基板に第２導電型の不純物を注入して
前記第１漏れ電流減少領域の下部に第２漏れ電流減少領
域を形成する。
【００１８】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。
【００１９】
【実施例１】図２（Ａ）乃至図３（Ｅ）において、参照
番号３１は半導体基板、３３はフィールド酸化膜、３５
はフィールドイオン層、３７はゲート酸化膜、３９はゲ
ート電極、４１は絶縁膜パターン、４２はゲート、４３
ａはドレイン、４３ｂはソース、４５，４５ａは第１層
間絶縁層パターン、４６，５０はコンタクトホール、４
７はビットライン、４９は第２層間絶縁層パターン、５
１は第１漏れ電流減少領域、そして５３は第２漏れ電流
減少領域をそれぞれ示す。
【００２０】図２（Ａ）を参照すれば、半導体基板３１
上にフィールド酸化膜３３を形成した後、前記半導体基
板３１内にフィールドイオン層３５を形成する。
【００２１】前記フィールドイオン層３５は前記フィー
ルド酸化膜３３の縁部とソース（後続工程で形成され
る）との間で発生する接合漏れ電流を減らすためのもの
であって、フィールド酸化膜３３の形成された半導体基
板３１の全面に第１導電型の不純物、例えば３×１０12
〜１０13／cm2 の硼素（Ｂ）を９０〜１５０KeV のエネ
ルギでイオン注入して形成する。この結果、前記フィー
ルドイオン層３５は前記フィールド酸化膜３３の下部で
よりその以外の部分で深く形成される。
【００２２】図２（Ｂ）を参照すれば、前記フィールド
酸化膜３３の形成された半導体基板３１上にトランジス
タを形成する。
【００２３】詳細に、前記半導体基板３１の全面に酸化
膜（後続工程でゲート酸化膜にパタニングされる）、導
電層（後続工程でゲート電極３９にパタニングされる）
及び絶縁膜（後続工程で絶縁膜パターン４１にパタニン
グされる）を順次に形成し、写真食刻方法を用いて前記
絶縁膜、導電層及び酸化膜をパタニングして絶縁膜パタ
ーン４１／導電層３９／ゲート酸化膜３７からなるゲー
ト４２を形成する。その後、前記ゲート４２の形成され
た半導体基板３１上にイオン注入してドレイン４３ａと
ソース４３ｂとを形成する。前記イオン注入工程は前記
第１導電型の不純物と反対の導電性を有する第２導電型
の不純物、例えば燐（Ｐ）を用いることによって第２導
電型のトランジスタを完成する。
【００２４】図２（Ｃ）を参照すれば、前記トランジス
タの形成された半導体基板３１上に絶縁物質を蒸着して
第１絶縁層（後続工程で第１層間絶縁層パターン４５に
パタニングされる）を形成し、前記第１層間絶縁層をパ
タニングすることによって前記ドレイン４３ａを露出さ
せるコンタクトホール４６及び第１層間絶縁層パターン
４５を形成する。次いで、前記コンタクトホール４６の
形成された半導体基板３１の全面に導電物質を蒸着して
からパタニングしてビットラインを形成する。
【００２５】図３（Ｄ）を参照すれば、前記ビットライ
ン４７の形成された半導体基板３１上に絶縁物質を蒸着
して第２層間絶縁層（後続工程で第２層間絶縁層パター
ン４９にパタニングされる）を形成する。写真食刻方法
で前記第２層間絶縁層及び前記第１層間絶縁層パターン
４５をパタニングすることによって前記ソース４３ｂを
露出させるコンタクトホール５０、第１層間絶縁層パタ
ーン４５ａ及び第２層間絶縁層パターン４９を形成す
る。前記形成された結果物の全面にイオンを注入するこ
とによって前記ソース４３ｂの下部に第１漏れ電流減少
領域５１を形成する。
【００２６】前記第１漏れ電流減少領域５１を形成する
イオン注入工程は前記ソース４３ｂを形成するイオン注
入工程時より大きいエネルギと高い不純物濃度で形成す
るが、例えば燐のような第２導電型の不純物を１Ｅ１２
〜１Ｅ１４／cm2 の濃度と６０〜１５０KeV のエネルギ
でイオン注入する。前記コンタクトホール５０を形成す
る時前記半導体基板３１の表面に発生した食刻損傷は前
記第１漏れ電流減少領域５１を形成するためのイオン注
入工程で治癒される。
【００２７】従って、前記第１漏れ電流減少領域５１を
形成することによって前記フィールド酸化膜３３の縁部
で前記フィールドイオン層３５とソース４３ｂとの境界
面に発生する接合漏れ電流と食刻損傷による漏れ電流と
を抑制し得る。
【００２８】図３（Ｅ）を参照すれば、前記第１漏れ電
流減少領域５１の下部に第２漏れ電流減少領域５３を形
成する。
【００２９】前記第２漏れ電流減少領域５３は燐のよう
な第２導電型不純物を１Ｅ１２〜１Ｅ１４／cm2 の濃度
と前記第１漏れ電流減少領域５１を形成する際用いられ
たエネルギより大きい、即ち２００〜４００KeV のエネ
ルギでイオン注入することによって形成する。この結
果、前記第２漏れ電流減少領域５３は前記第１漏れ電流
減少領域５１の下部から前記フィールドイオン層３５の
下部にかけて深く形成される。
【００３０】前記第２漏れ電流減少領域５３を形成する
目的は第一に、前記ソース４３ｂの下部における接合漏
れ電流を抑制し、第二に、前記フィールド酸化膜３３の
薄膜化によって前記フィールドイオン層３５の不純物の
濃度を高くし、イオン注入エネルギを減らすべきである
が、これはリフレッシュ特性を劣化する原因となるた
め、これを補償するためのものである。
【００３１】その後、前記コンタクトホール５０に導電
物質を埋め込んでストレージ電極を形成してから誘電膜
及びプレート電極を形成することによってキャパシタを
完成する。
【００３２】
【発明の効果】従って、本発明による半導体素子の製造
方法はソースの下部に第１不純物領域を形成した後、前
記第１不純物領域の下部に第２不純物領域をさらに形成
することによって、前記ソースの下部のデプレッション
（depletion ）領域に形成される電場を弱化させる。こ
の結果、フィールド酸化膜の縁部を含むソースの下部に
おける接合漏れ電流が抑制され、よって半導体素子のリ
フレッシュ特性が向上する。
【００３３】以上、本発明はこれに限定されなく、多く
の変形が本発明の技術的思想内で当業者よって可能なの
はもちろんである。
【図面の簡単な説明】
【図１】従来の技術による半導体素子の製造方法を説明
するための断面図である。
【図２】（Ａ）乃至（Ｃ）は本発明による半導体素子の
製造方法を説明するための断面図である。
【図３】（Ｄ）及び（Ｅ）は本発明による半導体素子の
製造方法を説明するための断面図である。
【符号の説明】
３１…半導体基板、 ３３…フィールド酸化膜、 ３５…フィールドイオン層、 ３７…ゲート酸化膜、 ３９…ゲート電極、 ４１…絶縁膜パターン、 ４２…ゲート、 ４３ａ…ドレイン、 ４３ｂ…ソース、 ４５，４５ａ…第１層間絶縁層パターン、 ４６，５０…コンタクトホール、 ４７…ビットライン、 ４９…第２層間絶縁層パターン、 ５１…第１漏れ電流減少領域、 ５３…第２漏れ電流減少領域。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 フィールド酸化膜の形成された半導体基
    板の全面に第１導電型の不純物を注入して前記半導体基
    板の内部にフィールドイオン層を形成する段階と、 前記半導体基板上に第２導電型のトランジスタと層間絶
    縁層を順に形成する段階と、 前記トランジスタのソースが露出されるよう前記層間絶
    縁層をパタニングする段階と、 前記半導体基板に第２導電型の不純物を注入して前記ソ
    ースの下部に第１漏れ電流減少領域を形成する段階と、 前記半導体基板に第２導電型の不純物を注入して前記第
    １漏れ電流減少領域の下部に第２漏れ電流減少領域を形
    成する段階とを具備することを特徴とする半導体素子の
    製造方法。
  2. 【請求項２】 前記第１漏れ電流減少領域は、第２導電
    型の不純物を６０〜１５０KeV のエネルギでイオン注入
    してなることを特徴とする請求項１に記載の半導体素子
    の製造方法。
  3. 【請求項３】 前記第２漏れ電流減少領域は、第２導電
    型の不純物を２００〜４００KeV のエネルギでイオン注
    入してなることを特徴とする請求項１に記載の半導体素
    子の製造方法。
  4. 【請求項４】 前記第２漏れ電流減少領域は、前記フィ
    ールドイオン層の下部まで形成されることを特徴とする
    請求項１に記載の半導体素子の製造方法。
JP29293097A 1996-10-31 1997-10-24 漏れ電流減少領域を備える半導体素子の製造方法 Expired - Fee Related JP3484330B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR96P51493 1996-10-31
KR1019960051493A KR100200750B1 (ko) 1996-10-31 1996-10-31 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
JPH10135451A true JPH10135451A (ja) 1998-05-22
JP3484330B2 JP3484330B2 (ja) 2004-01-06

Family

ID=19480529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29293097A Expired - Fee Related JP3484330B2 (ja) 1996-10-31 1997-10-24 漏れ電流減少領域を備える半導体素子の製造方法

Country Status (3)

Country Link
JP (1) JP3484330B2 (ja)
KR (1) KR100200750B1 (ja)
TW (1) TW396403B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451759B1 (ko) * 1998-11-10 2004-11-16 주식회사 하이닉스반도체 반도체소자제조방법
KR100636666B1 (ko) * 2004-06-10 2006-10-23 주식회사 하이닉스반도체 디램 메모리 셀의 제조방법

Also Published As

Publication number Publication date
TW396403B (en) 2000-07-01
JP3484330B2 (ja) 2004-01-06
KR100200750B1 (ko) 1999-06-15
KR19980031928A (ko) 1998-07-25

Similar Documents

Publication Publication Date Title
JPH04102317A (ja) 半導体装置の製造方法
KR19990069047A (ko) 반도체소자 및 이의 제조방법
JP3484330B2 (ja) 漏れ電流減少領域を備える半導体素子の製造方法
JP3424091B2 (ja) 半導体素子の製造方法
KR100272529B1 (ko) 반도체 소자 및 그 제조방법
JPH08125010A (ja) 半導体装置の隔離構造とその製造方法
KR100244402B1 (ko) 반도체소자의 트렌치 아이솔레이션 제조방법
JPH09312397A (ja) 半導体装置およびその製造方法
KR0135691B1 (ko) 트랜지스터 및 그 제조방법
US5770464A (en) Method for fabricating semiconductor devices having lightly doped drain
JP2806028B2 (ja) Ｍｏｓ型半導体装置の製造方法
KR100265370B1 (ko) 디램제조방법
KR100250098B1 (ko) 아이솔레이션영역 및 그형성방법
US5943579A (en) Method for forming a diffusion region in a semiconductor device
KR0161728B1 (ko) 반도체소자의 트랜지스터 제조방법
JPS6251248A (ja) 半導体装置の製造方法
KR100260366B1 (ko) 반도체 소자의 제조 방법
KR100713905B1 (ko) 반도체소자의 제조방법
KR100252767B1 (ko) 반도체장치 및 그제조방법
KR0161726B1 (ko) 반도체 소자 제조방법
KR20040002121A (ko) 반도체 소자의 필드 영역 형성 방법
KR100365750B1 (ko) 반도체소자의자기정렬콘택형성방법
JP3446378B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
KR100268931B1 (ko) 반도체 소자 및 그의 제조 방법
KR100399965B1 (ko) 반도체 장치의 전하저장 전극 콘택 형성방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030930

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees