CN112038294A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提出一种半导体器件及其制造方法，包括：提供一衬底，所述衬底至少包括第一有源区，第二有源区和第三有源区，所述第一有源区的宽度等于所述第二有源区的宽度；分别在所述第一阱区和所述第二阱区上形成栅极结构；在所述第一阱区上形成张应力膜层，以及在所述第二阱区上形成压应力膜层，所述张应力膜层覆盖所述第一阱区上的所述栅极结构，所述压应力膜层覆盖所述第二阱区上的所述栅极结构，所述张应力膜层的厚度和所述压应力膜层的厚度相同。本发明提出的半导体器件的制造方法可以提高半导体器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
静态随机存取存储器（SRAM，Static Random Access Memory）是在Logic电路中非常通用的一种嵌入式存储器，由于其高密度模式，集成电路的良率很大程度上受制于嵌入式存储器性能。目前，最常见的静态随机存取存储器单元是6T结构。
考量6T静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限 (SNM，Static Noise Margin)，通常将静态噪声容限定义为下拉晶体管的工作电流与通道晶体管工作电流的比值，为提高静态噪声容限通常将下拉晶体管中有源区的宽度设计成大于通道晶体管中有源区的宽度，但是在实际制造过程中，由于光刻和刻蚀工艺能力的限制，通道晶体管中有源区的形状容易发生畸变，造成第一通道晶体管与第二通道晶体管之间的不匹配，因此导致静态噪声容限降低，从而导致静态随机存取存储器的性能降低。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体器件及其制造方法，避免制程中对通道晶体管中有源区的影响，且可以提高静态噪声容限，提高半导体器件的性能。
为实现上述目的，本发明提出一种半导体器件的制造方法，包括：
提供一衬底，所述衬底至少包括第一有源区，第二有源区和第三有源区，所述第一有源区的宽度等于所述第二有源区的宽度；
对所述第一有源区和所述第二有源区进行离子掺杂，以将所述第一有源区变成第一阱区，将所述第二有源区变成第二阱区；形成所述第一阱区的离子掺杂类型和形成所述第二阱区的离子掺杂类型相同；
对所述第一阱区和所述第二阱区进行离子掺杂，以在所述第一阱区和所述第二阱区中形成第一沟道，所述第一沟道接近所述衬底的表面；形成所述第一阱区或所述第二阱区的离子掺杂类型和形成所述第一沟道的离子掺杂类型相同；
分别在所述第一阱区和所述第二阱区上形成栅极结构；
在所述第一阱区上形成张应力膜层，以及在所述第二阱区上形成压应力膜层，所述张应力膜层覆盖所述第一阱区上的所述栅极结构，所述压应力膜层覆盖所述第二阱区上的所述栅极结构，所述张应力膜层的厚度和所述压应力膜层的厚度相同。
进一步地，形成所述第一沟道的离子掺杂剂量小于形成所述第一阱区或所述第二阱区的离子掺杂剂量。
进一步地，还包括对所述第三有源区进行离子掺杂，以将所述第三有源区变成第三阱区；形成所述第三阱区的离子掺杂类型与形成所述第一阱区或所述第二阱区的离子掺杂类型不同。
进一步地，还包括对所述第三阱区进行离子掺杂，以在所述第三阱区中形成第二沟道，所述第二沟道接近所述衬底的表面；形成所述第二沟道的离子掺杂类型与形成所述第三阱区的离子掺杂类型相同。
进一步地，还包括在所述第三阱区上形成所述栅极结构，形成所述栅极结构的步骤包括：
形成栅极氧化层于所述第一阱区，所述第二阱区和第三阱区上；
形成多晶硅层于所述栅极氧化层上；
移除部分所述多晶硅层和部分所述栅极氧化层，以形成所述栅极结构。
进一步地，在形成所述栅极结构之后，还包括分别在所述第一阱区，所述第二阱区和所述第三阱区中形成轻型掺杂区；所述轻型掺杂区位于所述栅极结构的两侧，且所述第一阱区中的所述轻型掺杂区的离子掺杂类型与所述第三阱区中的所述轻型掺杂区的离子掺杂类型不同。
进一步地，还包括分别在所述第一阱区，所述第二阱区和所述第三阱区中源极和漏极，所述源极和所述漏极位于所述栅极结构的两侧，所述第一阱区中的所述漏极连接所述第二阱区中的所述漏极。
进一步地，还包括在所述栅极结构上形成接触电极层，形成所述接触电极层的步骤包括：
在所述栅极结构的顶部形成金属层；
进行第一次退火，以使所述金属层中的金属原子与硅原子反应，形成中间硅化物；
进行第二次退火，以使所述中间硅化物转化成硅化物；
其中，所述第一次退火的温度小于所述第二次退火的温度。
进一步地，在所述第一阱区上形成所述张应力膜层，以及在所述第二阱区上形成所述压应力膜层的步骤包括：
形成所述压应力膜层于所述第一阱区和所述第二阱区上，所述压应力膜层覆盖所述栅极结构；
移除位于所述第一阱区上的所述压应力膜层；
形成所述张应力膜层于所述第一阱区和所述第二阱区上，其中位于所述第二阱区上的所述张应力膜层覆盖所述压应力膜层；
移除位于所述第二阱区上的所述张应力膜层，暴露出所述第二阱区上的所述压应力膜层。
进一步地，本发明还提出一种半导体器件，包括：
第一反相器，包括第一上拉晶体管和第一下拉晶体管；
第二反相器，所述第二反相器与所述第一反相器交互耦合连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；
第一通道晶体管，连接所述第一反相器；
第二通道晶体管，连接所述第二反相器；
其中，所述第一下拉晶体管包括第一下拉区和第一下拉栅极结构，所述第二下拉晶体管包括第二下拉区和第二下拉栅极结构，所述第一通道晶体管包括第一通道区和第一通道栅极结构，所述第二通道晶体管包括第二通道区和第二通道栅极结构；
其中，所述第一下拉区的宽度等于所述第一通道区的宽度，所述第二下拉区的宽度等于所述第二通道区的宽度；
其中，所述第一下拉晶体管和所述第二下拉晶体管还包括张应力膜层，所述张应力膜层覆盖所述第一下拉栅极结构和所述第二下拉栅极结构，所述第一通道晶体管和所述第二通道晶体管包括压应力膜层，所述压应力膜层覆盖所述第一通道栅极结构和所述第二通道栅极结构，所述张应力膜层的厚度等于所述压应力膜层的厚度。
综上所述，本发明提出一种半导体器件及其制造方法，本发明首先在衬底中形成第一有源区，第二有源区和第三有源区，第一有源区的宽度等于第二有源区的宽度，然后对第一有源区，第二有源区和第三有源区进行离子掺杂，形成第一阱区，第二阱区和第三阱区，同时将第一阱区定义为下拉区，将第二阱区定义为通道区，将第三阱区定义为上拉区；然后在第一阱区，第二阱区和第三阱区上形成栅极结构，同时将第一阱区上的栅极结构定义为下拉栅极结构，将第二阱区上的栅极结构定义为通道栅极结构，将第三阱区上的栅极结构定义为上拉栅极结构，然后在第一阱区上形成张应力膜层，在第二阱区和第三阱区上形成压应力膜层。张应力膜层覆盖下拉栅极结构，压应力膜层覆盖通道栅极结构和上拉栅极结构。在本发明中由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且不会对通道区的形状造成影响，但是将使得静态噪声容限的值降低，但是在本发明中，下拉晶体管和通道晶体管为NMOS器件，当在下拉晶体管上形成张应力膜层时，可以提高下拉晶体管的工作电流，在通道晶体管上形成压应力膜层时，可以降低通道晶体管的工作电流，因此会提高静态噪声容限的值，因此可以抵消下拉区的宽度等于通道区的宽度对静态噪声容限的影响，从而可以提高半导体器件的性能。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管与第二通道晶体管之间良好的匹配。
附图说明
图1：本发明中半导体器件的电路图。
图2：本发明中半导体器件的版图。
图3：本发明中一种半导体器件的制造方法流程图。
图4：本发明中步骤S1中图2在A-A方向的剖面图。
图5：本发明中步骤S1中图2在B-B方向的剖面图。
图6：本发明中步骤S2中图2在A-A方向的剖面图。
图7：本发明中步骤S2中图2在B-B方向的剖面图。
图8：本发明中步骤S3中图2在A-A方向的剖面图。
图9：本发明中步骤S3中图2在B-B方向的剖面图。
图10：本发明中步骤S4中图2在A-A方向的剖面图。
图11：本发明中步骤S4中图2在B-B方向的剖面图。
图12：本发明中步骤S4中图2在A-A方向的另一剖面图。
图13：本发明中步骤S4中图2在B-B方向的另一剖面图。
图14：本发明中步骤S5中图2在A-A方向的剖面图。
图15：本发明中步骤S5中图2在B-B方向的剖面图。
图16：本发明中步骤S6中图2在A-A方向的剖面图。
图17：本发明中步骤S6中图2在B-B方向的剖面图。
图18：本发明中步骤S6中图2在A-A方向的另一剖面图。
图19：本发明中步骤S6中图2在B-B方向的另一剖面图。
图20：本发明中步骤S7中图2在A-A方向的剖面图。
图21：本发明中步骤S7中图2在B-B方向的剖面图。
图22：本发明中步骤S8中图2在A-A方向的剖面图。
图23：本发明中步骤S8中图2在B-B方向的剖面图。
图24：本发明中步骤S9中图2在A-A方向的剖面图。
图25：本发明中步骤S9中图2在B-B方向的剖面图。
图26：本发明中步骤S9中移除第一阱区上的压应力膜层的示意图。
图27：本发明中步骤S9中形成张应力膜层的示意图。
图28：本发明中步骤S9中形成张应力膜层和压应力膜层的示意图。
符号说明
INV1：第一反相器，INV2：第二反相器，PU1：第一上拉晶体管，PU2：第二上拉晶体管，PD1：第一下拉晶体管，PD2：第二下拉晶体管，PG1：第一通道晶体管，PG2：第二通道晶体管，WL：字线，BL，BLB：位线，10：第一下拉晶体管，10D：第一下拉漏极，10S：第一下拉源极，10G：第一下拉栅极，11：第一通道晶体管，11D：第一通道漏极，11S：第一通道源极，11G：第一通道栅极，12：第一上拉晶体管，12D：第一上拉漏极，12S：第一上拉源极，12G：第一上拉栅极，13：第二上拉晶体管，13D：第二上拉漏极，13S：第二上拉源极，13G：第二上拉栅极，14：第二下拉晶体管，14D：第二下拉漏极，14S：第二下拉源极，14G：第二下拉栅极，15：第二通道晶体管，15D：第二通道漏极，15S：第二通道源极，15G：第二通道栅极，16：接触电极，WPG1：第一通道晶体管的宽度，WPG2：第二通道晶体管的宽度，WPD1：第一下拉晶体管的宽度，WPD2：第二下拉晶体管的宽度，101：衬底，102：第一有源区，103：第二有源区，104：第三有源区，105：栅极氧化层，106：多晶硅层，1061：栅电极层，1051：栅极介质层，108：下拉栅极结构，109：通道栅极结构，110：上拉栅极结构，111：轻型掺杂区，112：侧墙介质层，113：侧墙结构，114：源极，115：漏极，116：接触电极层，117：压应力膜层，118：张应力膜层，102a：第一阱区，103a：第二阱区，104a：第三阱区，119：第一沟道，120：第二沟道。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，图1显示为静态随机存取存储器的电路图。该静态随机存取存储器包括第一上拉晶体管（Pull-Up transistor）PU1、第二上拉晶体管PU2、第一下拉晶体管(Pull-Down transistor)PD1、第二下拉晶体管PD2、第一通道晶体管(Pass Gatetransistor)PG1和第二通道晶体管PG2。第一上拉晶体管PU1和第一下拉晶体管PD1形成第一反相器INV1，第二上拉晶体管PU2和第二下拉晶体管PD2形成第二反相器INV2。第一反相器INV1因应于第二通道晶体管PG2的运作而选择性启动。第二反相器INV2因应于第一通道晶体管PG1的运作而选择性启动。第一反相器INV1和第二反相器INV2呈交互耦合连接，即第一反相器INV1的输出端Q1连接至第二反相器INV2的输入端，而第二反相器INV2的输出端Q2则连接至第一反相器INV1的输入端。
如图1所示，第一通道晶体管PG1的漏极耦接于第一反相器的输出端Q1，第一通道晶体管PG1的源极耦接于位线BL。第二通道晶体管PG2的漏极耦接于第二反相器的输出端Q2，第二通道晶体管 PG2的源极耦接于位线BLB。第一通道晶体管PG1与第二通道晶体管PG2耦接于字符线WL。
如图1所示，第一上拉晶体管PU1与第二上拉晶体管PU2的源极耦接至电压端VDD。第一下拉晶体管PD1与第二下拉晶体管PD2的源极耦接至电压端GND。第一通道晶体管PG1与第二通道晶体管PG2例如是N型金属氧化物半导体晶体管，而第一上拉晶体管PU1与第二上拉晶体管PU2例如是P型金属氧化物半导体晶体管。第一下拉晶体管PD1与第二下拉晶体管PD2例如是N型金属氧化物半导体晶体管；也就是说第一反相器与第二反相器可以是互补式金属氧化物半导体晶体管。所述P型金属氧化物半导体晶体管和所述N型金属氧化物半导体晶体管可以采用鳍式场效应晶体管。
如图1-图2所示，图2显示为静态随机存取存储器的版图，具体地，第一下拉晶体管10，第一通道晶体管11，第一上拉晶体管12，第二上拉晶体管13，第二通道晶体管14和第二下拉晶体管15均位于衬底上。从2中可以看出，第一下拉晶体管10，第一通道晶体管11，第一上拉晶体管12，第二上拉晶体管13，第二通道晶体管14和第二下拉晶体管15均包括源极，漏极和栅极结构。例如以第一下拉晶体管10为例进行说明。第一下拉晶体管10包括第一下拉源极10S，第一下拉漏极10D和第一下拉栅极结构10G。第一下拉源极10S和第一下拉漏极10D位于第一下拉栅极结构10G的两侧。第一下拉源极10S和第一下拉漏极10D均位于衬底的下拉区中，第一下拉栅极结构10G位于下拉区上，所述下拉区为在衬底中的有源区。
如图2所示，第一下拉晶体管10中的第一下拉漏极10D与第一通道晶体管11中的第一通道漏极11D连接。第一通道漏极11D，第一通道源极11S分别位于第一通道栅极结构11G的两侧，第一通道漏极11D，第一通道源极11S均位于衬底的通道区中，第一通道栅极结构11G位于通道区上，所述通道区为在衬底中的有源区。从图2中可以看出，第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，也就是下拉区的宽度等于通道区的宽度，当然，也可以理解为第一下拉源极10S沿第一下拉栅极结构10G延伸方向的宽度等于第一通道源极11S沿第一通道栅极结构11G延伸方向的宽度。在本实施例中，由于第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，因此静态噪声容限会降低，但是结合后面对第一下拉晶体管10和第一通道晶体管11制作工艺上的改进，最终可以提高静态噪声容限。同时第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，可以避免制作过程中通道晶体管中有源区宽度的畸变，从而保证第一通道晶体管11与第二通道晶体管15之间的良好匹配。
如图2所示，在本实施例中，在第一下拉晶体管10和第一通道晶体管11之间还具有接触电极16，接触电极16例如位于第一下拉漏极10D和第一通道漏极11D上。同时在第一上拉晶体管12的第一上拉漏极12D通过接触电极16与第二上拉晶体管13的第二上拉栅极结构13G连接。在本实施例中，第二下拉晶体管14和第一下拉晶体管10的结构相同，第二通道晶体管15与第一通道晶体管11的结构相同，第一上拉晶体管12和第二上拉晶体管13的结构相同。第二下拉晶体管14的宽度WPD2等于第二通道晶体管15的宽度WPG2。
如图3所示，本实施例提出一种半导体器件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：
S1：提供一衬底，所述衬底至少包括第一有源区，第二有源区和第三有源区，所述第一有源区的宽度等于所述第二有源区的宽度；
S2：对所述第一有源区，所述第二有源区和第三有源区进行离子掺杂，以将所述第一有源区变成第一阱区，将所述第二有源区变成第二阱区，将第三有源区变成第三阱区；
S3：对所述第一阱区，所述第二阱区和第三阱区进行离子掺杂，以在所述第一阱区和所述第二阱区中形成第一沟道，在所述第三阱区中形成第二沟道；
S4：分别在所述第一阱区，所述第二阱区和第三阱区上形成栅极结构；
S5：分别在所述第一阱区，所述第二阱区和所述第三阱区中形成轻型掺杂区；
S6：分别在所述第一阱区，所述第二阱区和所述第三阱区上形成侧墙结构；
S7：分别在所述第一阱区，所述第二阱区和所述第三阱区中形成源极和漏极；
S8：分别在所述栅极结构，所述源极和所述漏极的顶部形成接触电极层；
S9：在所述第一阱区上形成张应力膜层，以及在所述第二阱区和所述第三阱区上形成压应力膜层。
如图4-图5所示，在步骤S1中，图4显示为图2在A-A方向的剖面图，图4显示为图2在B-B方向的剖面图。首先提供一衬底101，然后在衬底101中定义出多个有源区，例如第一有源区102，第二有源区103和第三有源区104。其中，第一有源区102和第二有源区103相邻，第一有源区102的宽度可以等于第二有源区103的宽度。第一有源区102，第二有源区103与第三有源区104可以通过浅沟槽隔离结构隔开。第一有源区102可以用于形成下拉区，第二有源区103可以用于形成通道区，第三有源区104可以用于形成上拉区。所述衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底；衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底101仅以P型衬底作为示例。
如图6-图7所示，在步骤S2中，图6显示为图2在A-A方向的剖面图，图7显示为图2在B-B方向的剖面图。在定义出第一有源区102，第二有源区103和第三有源区104之后，首先在衬底101上形成光刻胶，所述光刻胶覆暴露出第一有源区102和第二有源区103，光刻胶覆盖第三有源区104；然后对第一有源区102，第二有源区103进行P型离子掺杂，掺杂离子例如为B；因此第一有源区102和第二有源区103变为P阱；然后将光刻胶移除掉，再次在衬底101上形成另一光刻胶，光刻胶覆盖第一有源区102和第二有源区103，暴露出第三有源区104，然后对第三有源区104进行N型离子掺杂，掺杂离子例如为P；第三有源区104变为N阱。在离子掺杂之后，将第一有源区102定义成第一阱区102a，将第二有源区103定义成第二阱区103a，将第三有源区104定义成第三阱区104a。第一阱区102a的宽度等于第二阱区103a的宽度。
如图8-图9所示，在步骤S3中，图8显示为图2在A-A方向的剖面图，图9显示为图2在B-B方向的剖面图。在形成第一阱区102a，第二阱区103a和第三阱区104a之后，然后分别对第一阱区102a，第二阱区103a和第三阱区104a进行沟道离子掺杂，以在第一阱区102a，第二阱区103a中形成第一沟道119，在第三阱区104a中形成第二沟道120。本实施例以形成第一沟道119为例进行说明。首先在第三阱区104a上形成光刻胶，所述光刻胶未覆盖第一阱区102a和第二阱区103a，然后对第一阱区102a和第二阱区103a进行P型离子掺杂，掺杂离子例如为B。由于形成第一沟道119的离子掺杂剂量小于形成第一阱区102a的离子掺杂剂量，因此第一沟道119接近衬底101的表面。同理，在第三阱区104a中形成第二沟道120。在本实施例中，第一沟道119和第二沟道120的离子掺杂类型不同，第一沟槽119的离子掺杂类型为P型，第二沟道120的离子掺杂类型为N型，因此第一沟道119也可以定义为P型沟道，第二沟道120也可以定义为N型沟道。经过阱掺杂和沟道掺杂之后，将第一阱区102a定义为下拉区，将第二阱区103a定义为通道区，将第三阱区104a定义为上拉区。同时由于第一阱区102a和第二阱区103a中具有第一沟道119，第三阱区104a中具有第二沟道120，因此通过调节第一沟道119，第二沟道120的离子掺杂剂量，可以调节后续形成的下拉晶体管，通道晶体管和上拉晶体管的阈值电压。图8中的竖直箭头表示离子掺杂方向。
如图10-图11，在步骤S4中，图10显示为图2在A-A方向的剖面图，图11显示为图2在B-B方向的剖面图。在首先在衬底101上形成栅极氧化层105和多晶硅层106，栅极氧化层105覆盖第一阱区102a，第二阱区103a和第三阱区104a，也就是覆盖下拉区，通道区和上拉区。多晶硅层106覆盖栅极氧化层105。所述栅极氧化层105的材料可以包括但不仅限于氧化硅或氮氧化硅。栅极氧化层105可经由炉管氧化工艺，化学气相沉积工艺，原位氧化法其他合适的方法形成。栅极氧化层105的厚度可以介于3-10nm之间，栅极氧化层105的厚度也可以根据实际需要进行设定。在本实施例中，多晶硅层106可以为第二掺杂类型的多晶硅层，即多晶硅层106的掺杂类型与衬底101的掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型。多晶硅层106的厚度可以介于300-400nm之间，所述多晶硅层106的厚度可以根据实际需要进行设定。需要说明的是，还可以对多晶硅层106进行离子掺杂，以提高器件性能。当然，在一些实施例中，还可以对栅极氧化层105进行离子掺杂，以提高栅极氧化层105的有效厚度，以提高器件性能。
如图12-图13所示，在步骤S4中，图12显示为图2在A-A方向的剖面图，图13显示为图2在B-B方向的剖面图。首先在多晶硅层106上光刻胶，然后对光刻胶进行曝光，显影；暴露出需要刻蚀的多晶硅层106，然后通过干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层106；例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层106，形成栅电极层1061。在本实施例中，栅极氧化层105可以作为多晶硅层106的刻蚀停止层。在形成栅电极层1061之后，还需要再形成新的光刻胶，然后对光刻胶进行曝光，显影；暴露出需要刻蚀的栅极氧化层105，然后通过干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极氧化层105；例如采用干法刻蚀工艺依次各向异性刻蚀栅极氧化层105，形成栅极介质层1051。
如图12-图13所示，在本实施例中，对栅极氧化层105和多晶硅层106进行刻蚀之后，形成栅极介质层1051和栅电极层1061，本实施例将位于第一阱区102a上的栅极介质层1051和栅电极层1061定义为下拉栅极结构108，将位于第二阱区103a上的栅极介质层1051和栅电极层1061定义为通道栅极结构109，将位于第三阱区104a上的栅极介质层1051和栅电极层1061定义为上拉栅极结构110。当然，在一些实施例中，还可以仅对第一阱区102a上的多晶硅层106进行N型离子掺杂，因此在下拉栅极结构108上可以形成更大的工作电流，因此可以提高静态噪声容限的值，也就是提高半导体器件的性能。
如图14-图15所示，在步骤S5中，图14显示为图2在A-A方向的剖面图，图15显示为图2在B-B方向的剖面图。在形成下拉栅极结构108，通道栅极结构109和上拉栅极结构110之后，然后分别在第一阱区102a，第二阱区103a和第四阱区104a中轻型掺杂区111。第一阱区102a中轻型掺杂区111的离子掺杂类型与第二阱区103a中轻型掺杂区111的离子掺杂类型相同，第一阱区102a中轻型掺杂区111的离子掺杂类型与第三阱区104a中轻型掺杂区111的离子掺杂类型不同。第一阱区102a中的轻型掺杂区111的离子掺杂类型为N型，第三阱区104a中的轻型掺杂区111的离子掺杂类型为P型。本实施例以第一阱区102a中的轻型掺杂区111为例进行说明。首先在衬底101上形成光刻胶，所述光刻胶覆盖第三阱区104a，同时覆盖下拉栅极结构108，通道栅极结构109的顶部，然后通过垂直离子注入的方式在下拉栅极结构108两侧的第一阱区102a中形成轻型掺杂区111，也就是说轻型掺杂区111位于下拉栅极结构108的两侧，且轻型掺杂区111与下拉栅极结构108相邻。在第一阱区102a中形成轻型掺杂区111的同时，还在第二阱区103a中形成轻型掺杂区111，轻型掺杂区111位于通道栅极结构109的两侧，且与通道栅极结构109相邻，以缩小半导体器件的体积。在本实施例中，由于形成轻型掺杂区111的离子掺杂剂量大于形成第一沟道119的离子掺杂剂量，因此轻型掺杂区111的深度大于第一沟道119的深度。在本实施例中，轻型掺杂区111可以降低沟道效应，提高半导体性能。同理，在第三阱区104a中形成轻型掺杂区111，轻型掺杂区111位于上拉栅极结构110的两侧。
如图16-图17所示，在步骤S6中，图16显示为图2在A-A方向的剖面图，图17显示为图2在B-B方向的剖面图。在形成轻型掺杂区111之后，在衬底101上形成侧墙介质层112，侧墙介质层112覆盖第一阱区102a，第二阱区103a和第三阱区104a，也就是覆下拉区，通道区和上拉区，同时也覆盖下拉栅极结构108，通道栅极结构109和上拉栅极结构110。侧墙介质层112的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述侧墙介质层112的厚度可以根据实际需要进行设定。本实施例中，所述侧墙介质层112的厚度可以介于20nm-30nm之间。在形成侧墙介质层112之后，可以采用光刻-刻蚀工艺去除位于下拉栅极结构108，通道栅极结构109和上拉栅极结构110顶部的侧墙介质层112，以及移除第一阱区102a，第二阱区103a和第三阱区104a上的部分侧墙介质层112，保留位于下拉栅极结构108两侧的侧墙介质层112，保留位于通道栅极结构109两侧的侧墙介质层112，保留位于上拉栅极结构110两侧的侧墙介质层112。本实施例例如采用干法刻蚀工艺各向异性刻蚀所述侧墙介质层112。
如图18-图19所示，在本实施例中，经过刻蚀之后，将保留下的侧墙介质层112定义侧墙结构113。侧墙结构113位于下拉栅极结构108的两侧，且位于轻型掺杂区111上，并与下拉栅极结构108的两侧接触。侧墙结构113还位于通道栅极结构109的两侧，且位于轻型掺杂区111上，并与通道栅极结构109的两侧接触。同时侧墙结构113还位于下拉栅极结构110的两侧，且位于轻型掺杂区111上，并与下拉栅极结构110的两侧接触。从图18-图19可以看出，侧墙结构113的高度与下拉栅极结构108的高度相同，且侧墙结构113的宽度下拉栅极结构108的顶部至底部逐渐增加，以保护下拉栅极结构108。本实施例中，该侧墙结构113的形状为圆弧状，在一些实施例中，侧墙结构113的形状还可以为三角形状或L形状。
如图20-图21所示，在步骤S7中，图20显示为图2在A-A方向的剖面图，图21显示为图2在B-B方向的剖面图。在形成轻型掺杂区111之后，然后通过离子注入的方式在第一阱区102a，第二阱区103a和第三阱区104a中形成源极114和漏极115。第一阱区102a中的源极114或漏极115的离子掺杂类型与第二阱区103a中源极114或漏极115的离子掺杂类型相同，第一阱区102a中的源极114或漏极115的离子掺杂类型与第三阱区104a中的源极114或漏极115的离子掺杂类型不同。第一阱区102a中的源极114或漏极115的离子掺杂类型为N型，掺杂离子例如为P或As。第三阱区104a中的源极114或漏极115的离子掺杂类型为P型，掺杂离子例如为B和BF2。本实施例以形成第一阱区102a和第二阱区103a中的源极114和漏极115为例进行说明；首先在衬底101上形成光刻胶，光刻胶覆盖第三阱区104a，暴露出第一阱区102a和第二阱区103a，然后通过离子注入的方式在下拉栅极结构108两侧的第一阱区102a中形成源极114和漏极115，以及在通道栅极结构109两侧的第二阱区103a中形成源极114和漏极115。第一阱区102a中的源极114和漏极115位于下拉栅极结构108的两侧，第二阱区103a中的源极114和漏极115位于通道栅极结构109的两侧，且第一阱区102a中的漏极115与第二阱区103a中的漏极115连接。由于形成源极114和漏极115的离子掺杂剂量小于形成轻型掺杂区111的离子掺杂剂量，因此源极114和漏极115均位于轻型掺杂区111内，且源极114和漏极115均与轻型掺杂区111接触。同理，在第三阱区104a中形成源极114和漏极115。从图20中可以看出，源极114和漏极115位于下拉栅极结构108的两侧，更具体地，源极114和漏极115位于侧墙结构113的两侧，且与侧墙结构113接触。
如图20-图21所示，本实施例还可以将第一阱区102a中的源极114定义为下拉源极，第一阱区102a中的漏极115也可以定义为下拉漏极。将第二阱区103a中的源极114定义为通道源极，将第二阱区103a中的漏极115定义为通道漏极。将第三阱区104a中的源极114定义为上拉源极，将第三阱区104a中的漏极115定义为上拉漏极。从图2中可以看出，第一下拉漏极10D与第一通道漏极11D连接，也就是图20中的下拉漏极与通道漏极连接。
如图22-图23所示，在步骤S8中，图22显示为图2在A-A方向的剖面图，图23显示为图2在B-B方向的剖面图。从图22-图23中可以看出，在下拉栅极结构108，通道栅极结构109，上拉栅极结构110，源极114和漏极115的顶部形成有接触电极层116，从图2中可以看出，第一上拉晶体管12的第一上拉漏极12D通过接触电极16与第二上拉晶体管13的第二上拉栅极结构13G连接，第二上拉晶体管13的第二上拉漏极13D通过接触电极16与第一上拉晶体管12的第一上拉栅极结构12G连接，形成相互耦合的连接。需要说明的是，图20-图21中的接触电极层116也就是图2中的接触电极16。
如图22-图23所示，本实施例以在下拉栅极结构108上形成接触电极层116为例进行说明。首先在下拉栅极结构108的顶部形成金属层，例如镍层或钛层，然后对衬底101进行第一次退火，第一次退火的温度例如为300-380℃，使得金属原子与下拉栅极结构108中的硅原子反应，形成中间硅化物，然后选择性去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400-500℃。中间硅化物层经过退火之后转化层硅化物，也就是转化成接触电极层116。接触电极层116具有良好的热稳定性，可以降低器件的电阻。
如图22-图23所示，在本实施例中，可以将第一阱区102a，位于第一阱区102a上的下拉栅极结构108，位于下拉栅极结构108两侧的轻型掺杂区111，位于下拉栅极结构108两侧的源极114和漏极115，位于下拉栅极结构108两侧的侧墙结构113，位于下拉栅极结构108，源极114和漏极115上的接触电极层116定义为下拉晶体管。同理定义出通道晶体管和上拉晶体管。从图2中可以看出，第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，这样会导致静态噪声容限的值降低，静态噪声容限的值的降低是微小的。
在本实施例中，为提高静态噪声容限的值，本实施例还在下拉晶体管上形成张应力膜层，在通道晶体管上形成压应力膜层，以提高下拉晶体管的工作电流，从而提高静态噪声容限。
如图24-图25所示，在步骤S9中，图24显示为图2在A-A方向的剖面图，图25显示为图2在B-B方向的剖面图。在形成接触电极层116之后，在衬底101上形成压应力膜层117，压应力膜层117覆盖下拉栅极结构108，通道栅极结构109和上拉栅极结构110。压应力膜层117的形成步骤可以包括：将衬底101放置在腔体内，然后向腔体内通入硅烷和氨气，然后对腔体内进行加热，从而使得硅烷和氨气在衬底101上反应形成压应力膜层117。通入硅烷的流量可以为50-60sccm；氨气的流量可以为40-50sccm。腔体内的温度可以为350-400℃。在一些实施例中，还可以向腔体内通入缓冲气体，例如氮气。
如图25-图26所示，在本实施例中，通过干法刻蚀工艺将位于第一阱区102a上的压应力膜层117移除，保留第二阱区103a，第三阱区104a上的压应力膜层117。保留的压应力膜层117覆盖通道栅极结构109和上拉栅极结构110。本实施例可以采例如为CF4和CHF3，并掺入惰性气体氩气进行刻蚀步骤。CF4的流量例如为100-300sccm，CHF3的流量例如为100-300sccm，氩气的流量例如为100-300sccm。刻蚀气体的压力例如为50-100mtorr，射频源功率例如为200-300W。
如图27-图28所示，在本实施例中，再次将衬底101放置在腔体内，然后向腔体内通入硅烷和氨气，然后对腔体内进行加热，从而使得硅烷和氨气在衬底101上反应形成张应力膜层118，张应力膜层118覆盖第一阱区102a和第二阱区103a。张应力膜层118的厚度等于压应力膜层117的厚度。位于第一阱区102a上的张应力膜层118覆盖下拉栅极结构108，位于第二阱区103a上的张应力膜层118覆盖压应力膜层117，然后通过干法刻蚀的方式将第二阱区102a上的张应力膜层118移除掉，暴露出第二阱区102a上的压应力膜层117。需要说明的是，在形成张应力膜层118的同时，还在第三阱区104a上形成张应力膜层118，同时在最后还需要去除第三阱区104a上的张应力膜层118。
如图27-图28所示，在本实施例中，第一阱区102a上具有张应力膜层118，张应力膜层118覆盖下拉栅极结构108。第二阱区103a和第三阱区104a上具有压应力膜层118，压应力膜层118覆盖通道栅极结构109和上拉栅极结构110。本实施例同时将位于第一阱区102a上的器件定义为下拉晶体管，将位于第二阱区103a上的器件定义为通道晶体管，下拉晶体管和通道晶体管为NMOS器件。由于下拉晶体管上具有张应力膜层118，张应力膜层118可以提高下拉晶体管的工作电流，且通道晶体管上具有压应力膜层117，压应力膜层117可以减小通道晶体管的工作电流，因此可以下拉晶体管的工作电流与通道晶体管的工作电流的比值增加，也就是静态噪声容限的值变大，也就是半导体器件的性能得到提高。
当然，在一些实施例中，为简化张应力膜层118和压应力膜层117的形成工艺，还可以在第一阱区102a，第二阱区103a上依次形成压应力膜层117，缓冲层和张应力膜层118，缓冲层的厚度小于压应力膜层117，张应力膜层118的厚度大于压应力膜层117的厚度，然后在通过干法刻蚀将位于第二阱区103a上的缓冲层和张应力膜层118移除掉，保留第二阱区103a上的压应力膜层117。由于张应力膜层118的厚度大于压应力膜层117的厚度，因此第一阱区102a上的压应力膜层117，缓冲层和张应力膜层118形成的层叠结构总体上表现出张应力，也就是在第一阱区102a上形成的是张应力膜层118。该制造方法可以简化步骤，节省一次光罩制程。
当然，在一些实施例中，还可以先形成张应力膜层118，然后在形成压应力膜层117，然后在对张应力膜层118和压应力膜层117进行刻蚀，使得张应力膜层118覆盖下拉栅极结构108，使得压应力膜层117覆盖通道栅极结构109和上拉栅极结构110。
从图2中可以看出，第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，这样会导致静态噪声容限的值降低。但结合后续工艺上的改进，最终可以提高静态噪声容限。从图27和图28中可以看出，下拉晶体管上覆盖有张应力膜层，通道晶体管上覆盖有压应力膜层，因此下拉晶体管可以实现更大的工作电流，因此可以提高静态噪声容限的值。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管11与第二通道晶体管15之间良好的匹配。
综上所述，本发明提出的半导体器件例如为静态随机存取存储器，该半导体器件及相关系统和方法可被提供在或整合到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟、播放器、和便携式数字视频播放器。
综上所述，本发明提出一种半导体器件及其制造方法，本发明首先在衬底中形成第一有源区，第二有源区和第三有源区，第一有源区的宽度等于第二有源区的宽度，然后对第一有源区，第二有源区和第三有源区进行离子掺杂，形成第一阱区，第二阱区和第三阱区，同时将第一阱区定义为下拉区，将第二阱区定义为通道区，将第三阱区定义为上拉区；然后在第一阱区，第二阱区和第三阱区上形成栅极结构，同时将第一阱区上的栅极结构定义为下拉栅极结构，将第二阱区上的栅极结构定义为通道栅极结构，将第三阱区上的栅极结构定义为上拉栅极结构，然后在第一阱区上形成张应力膜层，在第二阱区和第三阱区上形成压应力膜层。张应力膜层覆盖下拉栅极结构，压应力膜层覆盖通道栅极结构和上拉栅极结构。在本发明中由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且不会对通道区的形状造成影响，但是将使得静态噪声容限的值降低，但是在本发明中，下拉晶体管和通道晶体管为NMOS器件，当在下拉晶体管上形成张应力膜层时，可以提高下拉晶体管的工作电流，在通道晶体管上形成压应力膜层时，可以降低通道晶体管的工作电流，因此会提高静态噪声容限的值，因此可以抵消下拉区的宽度等于通道区的宽度对静态噪声容限的影响，从而可以提高半导体器件的性能。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管与第二通道晶体管之间良好的匹配。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底至少包括第一有源区，第二有源区和第三有源区，所述第一有源区的宽度等于所述第二有源区的宽度；
对所述第一有源区和所述第二有源区进行离子掺杂，以将所述第一有源区变成第一阱区，将所述第二有源区变成第二阱区；形成所述第一阱区的离子掺杂类型和形成所述第二阱区的离子掺杂类型相同；
对所述第一阱区和所述第二阱区进行离子掺杂，以在所述第一阱区和所述第二阱区中形成第一沟道，所述第一沟道接近所述衬底的表面；形成所述第一阱区或所述第二阱区的离子掺杂类型和形成所述第一沟道的离子掺杂类型相同；
分别在所述第一阱区和所述第二阱区上形成栅极结构；
在所述第一阱区上形成张应力膜层，以及在所述第二阱区上形成压应力膜层，所述张应力膜层覆盖所述第一阱区上的所述栅极结构，所述压应力膜层覆盖所述第二阱区上的所述栅极结构，所述张应力膜层的厚度和所述压应力膜层的厚度相同。
2.根据权利要求1所述半导体器件的制造方法，其特征在于，形成所述第一沟道的离子掺杂剂量小于形成所述第一阱区或所述第二阱区的离子掺杂剂量。
3.根据权利要求1所述半导体器件的制造方法，其特征在于，还包括对所述第三有源区进行离子掺杂，以将所述第三有源区变成第三阱区；形成所述第三阱区的离子掺杂类型与形成所述第一阱区或所述第二阱区的离子掺杂类型不同。
4.根据权利要求3所述半导体器件的制造方法，其特征在于，还包括对所述第三阱区进行离子掺杂，以在所述第三阱区中形成第二沟道，所述第二沟道接近所述衬底的表面；形成所述第二沟道的离子掺杂类型与形成所述第三阱区的离子掺杂类型相同。
5.根据权利要求3所述半导体器件的制造方法，其特征在于，还包括在所述第三阱区上形成所述栅极结构，形成所述栅极结构的步骤包括：
形成栅极氧化层于所述第一阱区，所述第二阱区和第三阱区上；
形成多晶硅层于所述栅极氧化层上；
移除部分所述多晶硅层和部分所述栅极氧化层，以形成所述栅极结构。
6.根据权利要求5所述半导体器件的制造方法，其特征在于，在形成所述栅极结构之后，还包括分别在所述第一阱区，所述第二阱区和所述第三阱区中形成轻型掺杂区；所述轻型掺杂区位于所述栅极结构的两侧，且所述第一阱区中的所述轻型掺杂区的离子掺杂类型与所述第三阱区中的所述轻型掺杂区的离子掺杂类型不同。
7.根据权利要求3所述半导体器件的制造方法，其特征在于，还包括分别在所述第一阱区，所述第二阱区和所述第三阱区中源极和漏极，所述源极和所述漏极位于所述栅极结构的两侧，所述第一阱区中的所述漏极连接所述第二阱区中的所述漏极。
8.根据权利要求1所述半导体器件的制造方法，其特征在于，还包括在所述栅极结构上形成接触电极层，形成所述接触电极层的步骤包括：
在所述栅极结构的顶部形成金属层；
进行第一次退火，以使所述金属层中的金属原子与硅原子反应，形成中间硅化物；
进行第二次退火，以使所述中间硅化物转化成硅化物；
其中，所述第一次退火的温度小于所述第二次退火的温度。
9.根据权利要求1所述半导体器件的制造方法，其特征在于，在所述第一阱区上形成所述张应力膜层，以及在所述第二阱区上形成所述压应力膜层的步骤包括：
形成所述压应力膜层于所述第一阱区和所述第二阱区上，所述压应力膜层覆盖所述栅极结构；
移除位于所述第一阱区上的所述压应力膜层；
形成所述张应力膜层于所述第一阱区和所述第二阱区上，其中位于所述第二阱区上的所述张应力膜层覆盖所述压应力膜层；
移除位于所述第二阱区上的所述张应力膜层，暴露出所述第二阱区上的所述压应力膜层。
10.根据权利要求1-9任一所述半导体器件的制造方法形成的半导体器件，其特征在于，包括：
第一反相器，包括第一上拉晶体管和第一下拉晶体管；
第二反相器，所述第二反相器与所述第一反相器交互耦合连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；
第一通道晶体管，连接所述第一反相器；
第二通道晶体管，连接所述第二反相器；
其中，所述第一下拉晶体管包括第一下拉区和第一下拉栅极结构，所述第二下拉晶体管包括第二下拉区和第二下拉栅极结构，所述第一通道晶体管包括第一通道区和第一通道栅极结构，所述第二通道晶体管包括第二通道区和第二通道栅极结构；
其中，所述第一下拉区的宽度等于所述第一通道区的宽度，所述第二下拉区的宽度等于所述第二通道区的宽度；
其中，所述第一下拉晶体管和所述第二下拉晶体管还包括张应力膜层，所述张应力膜层覆盖所述第一下拉栅极结构和所述第二下拉栅极结构，所述第一通道晶体管和所述第二通道晶体管包括压应力膜层，所述压应力膜层覆盖所述第一通道栅极结构和所述第二通道栅极结构，所述张应力膜层的厚度等于所述压应力膜层的厚度。
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