CN116344590A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底，所述衬底包括第一器件区和第二器件区；第一沟道掺杂区，设置在所述第二器件区内；第二沟道掺杂区，设置在所述第一器件区内；外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；栅极介质层，设置在所述外延层和所述衬底上；多个栅极结构，设置在所述栅极介质层上；以及重掺杂区，设置在所述栅极结构的两侧。通过本发明提供的一种半导体器件及其制作方法，能够提高半导体器件的性能，并降低生产成本。

Description

一种半导体器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
随着半导体器件的发展，因具有优异的性能，广泛应用在集成电路、消费电子、通信系统、医疗仪器、光伏发电、照明、大功率功率转换和其他领域。例如互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）具有静态功耗极低、电源电压范围宽、抗干扰能力强、逻辑摆幅大、输入电阻极高、集成度高、温度稳定性好以及抗辐射能力强等优点，广泛应用于存储、放大器或开关等。而随着晶体管的特征尺寸的缩小，随机掺杂涨落（Random Doping Fluctuation，RDF）效应所造成的阈值电压波动越来越大，从而影响CMOS器件的均匀性和良率。
降低晶体管的阈值电压可以降低晶体管的工作电压，从而降低功耗。晶体管的阈值电压与沟道掺杂和栅极功函数密切相关。为了防止晶体管源极和漏极之间发生穿通(Punch-through)，需要保持一定的沟道掺杂浓度，但这将增大晶体管的阈值电压。为了降低阈值电压，在传统工艺中，沉积多晶硅栅极薄膜之后往往需要对栅极薄膜进行掺杂处理，NMOS的栅极需要进行N型掺杂，PMOS的栅极需要进行P型掺杂，而这将增加光罩数量和工艺成本。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，能够同时提高不同类型半导体器件的性能，从而提高半导体器件的开关性能，同时可以省去一层光罩，降低工艺成本。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体器件，其至少包括：
衬底，所述衬底包括第一器件区和第二器件区；
第一沟道掺杂区，设置在所述第二器件区内；
第二沟道掺杂区，设置在所述第一器件区内；
外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；
栅极介质层，设置在所述外延层和所述衬底上；
多个栅极结构，设置在所述栅极介质层上；以及
重掺杂区，设置在所述栅极结构的两侧。
在本发明一实施例中，所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。
在本发明一实施例中，所述外延层包括掺杂外延层，且所述掺杂外延层设置在所述第二沟道掺杂区上。
在本发明一实施例中，所述外延层包括硅外延层，且所述硅外延层设置在所述掺杂外延层上。
在本发明一实施例中，所述掺杂外延层为碳离子掺杂的硅层，且所述碳离子的浓度由所述衬底向所述掺杂外延层的方向递减。
在本发明一实施例中，所述掺杂外延层中，所述碳离子的最大浓度为0.5%~1.5%。
在本发明一实施例中，多个所述栅极结构的材料为未掺杂的多晶硅。
在本发明一实施例中，所述外延层包括硅锗外延层，且所述硅锗外延层设置在所述第一沟道掺杂区上。
在本发明一实施例中，多个所述栅极结构的材料为N型掺杂的多晶硅。
在本发明一实施例中，所述重掺杂区的深度大于所述第一沟道掺杂区和/或所述沟道第三掺杂区的掺杂深度。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底，所述衬底包括第一器件区和第二器件区；
在所述第二器件区内形成第一沟道掺杂区；
在所述第一器件区内形成第二沟道掺杂区；
在所述第一沟道掺杂区或所述第二沟道掺杂区上形成外延层；
在所述外延层和所述衬底上形成栅极介质层；
在所述栅极介质层上形成多个栅极结构；以及
在所述栅极结构的两侧形成重掺杂区。
综上所述，本发明提供一种半导体器件及其制作方法，能够减少衬底的损伤，减少缺陷，提高半导体器件的质量。保证半导体器件的阈值电压，并能够抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，同时可以保持未掺杂外延层的高载流子迁移率，能够同时提高不同类型半导体器件的性能，从而提高半导体器件的开关性能。能够抑制半导体器件的穿通，降低栅极诱导漏电流，从而降低半导体器件的功耗。可以省去一层光罩，降低工艺成本。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底及第一光阻层分布示意图。
图2为一实施例中浅沟槽隔离结构示意图。
图3为一实施例中形成第一沟道掺杂区的分布示意图。
图4为一实施例中形成第二沟道掺杂区的分布示意图。
图5为一实施例中去除第一器件区的垫氧化层的示意图。
图6为一实施例中形成掺杂外延层的示意图。
图7为一实施例中形成外延层的示意图。
图8为一实施例中去除第二器件区的垫氧化层的示意图。
图9为一实施例中形成栅极介质层的示意图。
图10为一实施例中形成栅极结构的示意图。
图11为一实施例中形成侧墙结构的示意图。
图12为一实施例中半导体器件的示意图。
图13为另一实施例中第二沟道掺杂区的分布示意图。
图14为另一实施例中第一沟道掺杂区的分布示意图。
图15为另一实施例中去除第二器件区的垫氧化层的示意图。
图16为另一实施例中形成硅锗外延层的示意图。
图17为另一实施例中形成栅极介质层的示意图。
图18为另一实施例中形成栅极材料层的示意图。
图19为另一实施例中形成栅极结构和重掺杂区的示意图。
图20为另一实施例中半导体器件的示意图。
标号说明：
100、衬底；10、第一器件区；20、第二器件区；110、牺牲氧化层；120、牺牲氮化层；130、第一光阻层；131、第一开口；140、浅沟槽隔离结构；150、第一沟道掺杂区；160、第二沟道掺杂区；170、掺杂外延层；180、硅外延层；190、栅极介质层；200、栅极材料层；201、第一栅极结构；202、第二栅极结构；210、侧墙结构；220、第一重掺杂区；230、第二重掺杂区；111、硅锗外延层；11、第一图案化光阻层；12、第二图案化光阻层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
CMOS器件是包括P型金属-氧化物-半导体晶体管（Positive Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS）和N型金属-氧化物-半导体晶体管（Negative MOS，NMOS）的互补型MOS集成电路，广泛用于计算机、相机或手机等重要的电子设备芯片中。本发明提供一种半导体器件及其制作方法，形成的半导体器件的能够同时提高PMOS晶体管和NMOS晶体的性能，提高半导体器件的良率。同时简化制作过程，降低生产成本。
图1所示，在本发明一实施例中，首先提供衬底100，且衬底100可以为任意适于形成半导体器件的材料，例如为硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、硅锗（GeSi）或蓝宝石等基板，还例如为不同半导体材料构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底100例如选择硅片进行阐述，且衬底100例如为P型硅片。其中，衬底100上设置不同种类的半导体器件，以提高生产效率，降低生产成本。在本实施例中，例如以衬底100上包括一个PMOS晶体管和一个NMOS晶体管为例，对半导体器件的制作过程进行阐述。在其他实施例中，衬底100的种类可以依据制作要求进行选择。
请参阅图1所示，在本发明一实施例中，衬底100包括第一器件区10和第二器件区20，其中，第一器件区10用于形成NMOS晶体管，第二器件区20用于形成PMOS晶体管。在衬底100上形成牺牲氧化层110，牺牲氧化层110例如为致密的氧化硅等材料，牺牲氧化层110例如可以通过热氧化法、原位水汽生长法（In-Situ Steam Generation，ISSG）或化学气相沉积法（Chemical Vapor Deposition，CVD）等方法形成。在本实施例中，例如通过热氧化法形成牺牲氧化层110，且牺牲氧化层110的厚度例如为10nm~30nm。在牺牲氧化层110形成后，在牺牲氧化层110上形成牺牲氮化层120，牺牲氮化层120例如为氮化硅或氮化硅和氧化硅的混合层等，在本实施例中，牺牲氮化层120例如为氮化硅。其中，牺牲氮化层120例如可以通过低压化学气相淀积法（Low Pressure Chemical Vapor Deposition，LPCVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法形成。在一些实施例中，牺牲氮化层120的厚度例如为50nm~150nm。
请参阅图1所示，在本发明一实施例中，在形成牺牲氮化层120后，在衬底100上例如通过旋涂法涂覆一层光刻胶，通过曝光和显影等工艺，形成第一光阻层130。第一光阻层130上形成多个有第一开口131，第一开口131用于定位浅沟槽隔离结构的位置。然后，以第一光阻层130为掩膜，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合等刻蚀方式，定量地去除第一开口131内的牺牲氮化层120、牺牲氧化层110和部分衬底100，得到浅沟槽。在本实施例中，例如采用干法刻蚀形成浅沟槽，且刻蚀的气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种的组合，或它们和氧气（O2）的组合。刻蚀完成后，例如通过氧等离子去除或湿法去除第一光阻层130。
请参阅图1至图2所示，在本发明一实施例中，在形成浅沟槽后，在浅沟槽内例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积绝缘介质。其中，绝缘介质例如为氧化硅等绝缘物质。在绝缘介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）等平坦化工艺，将绝缘介质和牺牲氮化层120的顶部位于同一平面，形成多个浅沟槽隔离结构140。在形成浅沟槽隔离结构140后，例如通过湿法工艺去除衬底100上的牺牲氮化层120，且湿法刻蚀溶液例如为热磷酸等。去除牺牲氮化层120后，在浅沟槽隔离结构140和牺牲氧化层110之间形成台阶。通过设置多个浅沟槽隔离结构140，以隔离不同半导体器件，减少半导体器件间的相互干扰。
请参阅图2至图3所示，在本发明一实施例中，在形成浅沟槽隔离结构140后，在衬底100上形成第一图案化光阻层11，其中，第一图案化光阻层11覆盖第一器件区10，暴露出第二器件区20上的牺牲氧化层110。然后，以第一图案化光阻层11为掩膜，以牺牲氧化层110为离子注入缓冲层，对第二器件区20的衬底进行第一离子注入，形成第一沟道掺杂区150。其中，第一沟道掺杂区150设置在第二器件区20的衬底100内，第一沟道掺杂区150由衬底100的表面向衬底100内延伸，且第一沟道掺杂区150的掺杂深度例如为10nm~25nm。在本实施例中，形成第一沟道掺杂区150的第一离子例如为磷（P）、砷（As）或锡（Sn）等N型离子，且第一离子的注入能量例如为5KeV~15KeV，第一离子的注入剂量例如为1×1012atoms/cm2~5×1012atoms/cm2。在形成第一沟道掺杂区150后，去除第一图案化光阻层11，且第一图案化光阻层11例如通过氧等离子去除或湿法去除。
请参阅图3至图4所示，在本发明一实施例中，在形成第一沟道掺杂区150后，在衬底100上形成第二图案化光阻层12，其中，第二图案化光阻层12覆盖第二器件区20，暴露出第一器件区10上的牺牲氧化层110。然后，以第二图案化光阻层12为掩膜，以牺牲氧化层110为离子注入缓冲层，对第一器件区10的衬底进行第二离子注入，形成第二沟道掺杂区160。其中，第二沟道掺杂区160由衬底100的表面向衬底100内延伸，且第二沟道掺杂区160的掺杂深度例如为5nm~15nm。在本实施例中，形成第二沟道掺杂区160的第二离子例如硼（B）或氟化硼离子（BF2 +）等P型离子，且第二离子的注入能量例如为5KeV~15KeV，第二离子的注入剂量例如为1×1014atoms/cm2~1×1015atoms/cm2。在形成沟道掺杂区时，以牺牲氧化层为离子注入缓冲层，能够减少衬底的损伤，减少缺陷，提高半导体器件的质量。通过第一离子和第二离子的注入剂量可知，第二沟道掺杂区的掺杂浓度原大于第一沟道掺杂区的掺杂浓度，且提高第二沟道掺杂剂量可以防止第一器件区中的半导体器件源极与漏极之间发生穿通(Punch-through)，从而可以降低第一器件区中的半导体器件的漏电流。
请参阅图4至图5所示，在本发明一实施例中，在形成第二沟道掺杂区160后，以第二图案化光阻层12为掩膜，例如采用湿法刻蚀去除第一器件区10上的牺牲氧化层110，且湿法刻蚀液例如选用氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等。在其他实施例中，也可采用其他刻蚀方式，根据具体的制作要求进行选择。在去除部分牺牲氧化层110后，去除第二图案化光阻层12，且第二图案化光阻层12例如通过氧等离子去除或湿法去除。通过在形成第二沟道掺杂区160后，以第二图案化光阻层12为掩膜，去除部分牺牲氧化层110，能够节约一道光阻，减低成本，提高生产效率。
请参阅图5至图6所示，在本发明一实施例中，在去除部分牺牲氧化层110后，在氢气（H2）氛围下，对衬底100进行退火处理。其中，退火温度例如为700℃~900℃，退火时间例如为10min~30min，以修复制作过程中产生的晶格缺陷，激活第一沟道掺杂区150和第二沟道掺杂区160的掺杂离子，且在氢气条件下，能够防止第一器件区10的衬底100表面生长出氧化层，为外延层的生长提供便利。
请参阅图5至图6所示，在本发明一实施例中，在退火后，在第一器件区10的衬底100表面形成掺杂外延层170，且掺杂外延层170的厚度例如为5nm~15nm。其中，掺杂外延层170例如为碳掺杂的硅层，且碳离子的浓度梯度变化，碳离子的浓度由衬底100向掺杂外延层170的方向递减。具体的，掺杂外延层170例如通过选择性外延生长法（SelectiveEpitaxial Growth，SEG）形成，其中，外延生长气体源例如四氯化硅（SiCl4）、三氯氢硅（SiHCl3）二氯甲硅烷（SiH2Cl2）或乙烯（C2H4）等中的一种或几种混合。在本实施例中，外延生长气体源例如为二氯甲硅烷和乙烯的混合气体，其中，二氯甲硅烷的气体流量例如为200sccm~300sccm，乙烯的气体流量例如为10sccm~100sccm，且外延生长的温度例如为700℃~900℃。在外延生长过程中，乙烯的气体流量逐渐递减，以形成梯度浓度的掺杂外延层170，其中，碳离子的最大浓度例如为掺杂外延层170中硅离子的0.5%~1.5%。通过形成掺杂外延层170，能够阻挡第二沟道掺杂区160内的P型离子进入后续的未掺杂的外延层，从而抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性。同时，设置梯度掺杂的掺杂外延层170，能够降低碳掺杂对后续未掺杂的外延层的压应力，从而避免降低电子迁移率，防止NMOS晶体管性能的降低。
请参阅图6至图7所示，在本发明一实施例中，在形成掺杂外延层170后，在掺杂外延层170上形成硅外延层180，且硅外延层180例如为单晶硅层，厚度例如为5nm~15nm。具体的，硅外延层180例如通过择性外延生长法形成，其中，外延生长气体源例如为四氯化硅（SiCl4）、三氯氢硅（SiHCl3）或二氯甲硅烷（SiH2Cl2）等中的一种或几种混合，又例如为二氯甲硅烷，二氯甲硅烷的流量例如为200sccm~400sccm，外延生长的温度例如为700℃~900℃。在形成掺杂外延层170和硅外延层180的过程中，因第二器件区20表面存在牺牲氧化层110，外延层只在第一器件区10上形成。掺杂外延层170和硅外延层180的引入可以降低第一器件区10的沟道表面的掺杂浓度，从而降低第一器件区10中器件的阈值电压，同时可以降低器件的栅极诱导漏电流，从而降低器件的功耗。
请参阅图7至图9所示，在本发明一实施例中，在第一器件区10上形成硅外延层180后，去除第二器件区20上的牺牲氧化层110，其中，牺牲氧化层110例如通过湿法刻蚀去除，且湿法刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等。通过湿法刻蚀，能够减少对衬底100表面的刻蚀损伤，提高半导体器件的质量。在去除衬底100上的全部牺牲氧化层110后，在硅外延层180和衬底100上形成栅极介质层190。其中，栅极介质层190例如为氧化硅层，栅极介质层190的厚度例如为5nm~10nm，栅极介质层190例如通过热氧化或原位水汽生长法等方法形成。
请参阅图9至图10所示，在本发明一实施例中，在形成栅极介质层190后，在栅极介质层190上形成栅极结构。具体的，在栅极介质层190上形成栅极材料层（图中未显示），栅极材料层的材料例如为多晶硅或金属材料等。在本实施例中，栅极材料层为未掺杂的多晶硅。然后，在栅极材料层上形成图案化的光阻层（图中未显示），以图案化的光阻层为掩膜，例如采用干法刻蚀刻蚀栅极材料层，形成栅极结构，在刻蚀栅极材料层后，更换刻蚀气体，刻蚀栅极结构以外区域的栅极介质层190。其中，栅极结构包括第一栅极结构201和第二栅极结构202，第一栅极结构201设置在第一器件区10上，第二栅极结构202设置在第二器件区20上，以形成不同类型的晶体管。因为引入的掺杂外延层170和硅外延层180可以降低器件的阈值电压，所以允许提高NMOS晶体管的栅极结构的功函数，即可以选择未掺杂的多晶硅作为栅极结构，从而保证NMOS晶体管的阈值电压，同时节省一张光罩。
请参阅图10至图11所示，在本发明一实施例中，在形成栅极结构后，在衬底100上形成侧墙介质层（图中未显示），侧墙介质层覆盖栅极结构、硅外延层180和衬底100，其中，侧墙介质层的材料例如为氧化硅、氮化硅或氧化硅和氮化硅的叠层等。形成侧墙介质层之后，通过干法刻蚀等刻蚀工艺去除位于栅极结构、部分硅外延层180和部分衬底100上的侧墙介质层，以形成侧墙结构210。且侧墙结构210的高度与栅极结构的高度相同，侧墙结构210的宽度由栅极结构的顶部至底部增加，以防止栅极结构漏电。
请参阅图11至图12所示，在本发明一实施例中，在形成侧墙结构210后，在栅极结构两侧的形成重掺杂区。具体的，在第一器件区10内，在第一栅极结构201两侧形成第一重掺杂区220，第一重掺杂区220的掺杂离子例如为磷（P）或砷（As）等N型杂质，以作为NMOS晶体管的源极和漏极，且第一重掺杂区220由硅外延层180的表面向衬底100内延伸，第一重掺杂区220的深度大于硅外延层180、掺杂外延层170以及第二沟道掺杂区160的总深度。在第二器件区20内，在第二栅极结构202两侧形成第二重掺杂区230，第二重掺杂区230的掺杂离子例如为硼（B）或氟化硼离子（BF2 +）等P型杂质，以作为PMOS晶体管的源极和漏极，且第二重掺杂区230由第一沟道掺杂区150的表面向衬底100内延伸，第二重掺杂区230的深度大于第一沟道掺杂区150的深度。即通过在NMOS晶体管区域形成掺杂外延层和硅外延层，以抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，同时可以保持未掺杂的硅外延层的高载流子迁移率，从而提高NMOS晶体管的开关性能。再通过取消栅极结构的掺杂，提高NMOS晶体管的栅极结构的功函数，从而提高NMOS晶体管的阈值电压。即引入沟道外延层降低阈值电压后，允许NMOS晶体管选用具有较高功函数的栅极结构，可以省去一层光罩，并降低工艺成本。
请参阅图2和图13所示，在本发明另一实施例中，在形成浅沟槽隔离结构140后，先在衬底100上形成第二图案化光阻层12，其中，第二图案化光阻层12覆盖第二器件区20，暴露出第一器件区10上的牺牲氧化层110。然后，以第二图案化光阻层12为掩膜，以牺牲氧化层110为离子注入缓冲层，对第一器件区10的衬底进行第二离子注入，形成第二沟道掺杂区160。其中，第二沟道掺杂区160由衬底100的表面向衬底100内延伸，且第二沟道掺杂区160的掺杂深度例如为5nm~15nm。在本实施例中，形成第二沟道掺杂区160的第二离子例如硼（B）或氟化硼离子（BF2 +）等P型离子，且第二离子的注入能量例如为5KeV~15KeV，第二离子的注入剂量例如为1×1013atoms/cm2~5×1013atoms/cm2。在形成沟道掺杂区时，以牺牲氧化层为离子注入缓冲层，能够减少衬底的损伤，减少缺陷，提高半导体器件的质量。在形成第二沟道掺杂区160后，例如通过氧等离子去除或湿法去除等方法去除第二图案化光阻层12。
请参阅图13和图14所示，在本发明另一实施例中，在形成第二沟道掺杂区160后，在衬底100上形成第一图案化光阻层11，其中，第一图案化光阻层11覆盖第一器件区10，暴露出第二器件区20上的牺牲氧化层110。然后，以第一图案化光阻层11为掩膜，以牺牲氧化层110为离子注入缓冲层，对第二器件区20的衬底进行第一离子注入，形成第一沟道掺杂区150。其中，第一沟道掺杂区150设置在第二器件区20的衬底100内，第一沟道掺杂区150由衬底100的表面向衬底100内延伸，且第一沟道掺杂区150的掺杂深度例如为10nm~25nm。在本实施例中，形成第一沟道掺杂区150的第一离子例如为磷（P）、砷（As）或锡（Sn）等N型离子，且第一离子的注入能量例如为5KeV~15KeV，第一离子的注入剂量例如为1×1013atoms/cm2~1×1014atoms/cm2。
请参阅图14至图15所示，在本发明另一实施例中，在形成第一沟道掺杂区150后，以第一图案化光阻层11为掩膜，例如采用湿法刻蚀去除第二器件区20上的牺牲氧化层110，且湿法刻蚀液例如选用氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等。在去除部分牺牲氧化层110后，去除第一图案化光阻层11，且第一图案化光阻层11例如通过氧等离子去除或湿法去除。以第一图案化光阻层11为掩膜，去除部分牺牲氧化层110，能够节约一道光阻，减低成本，提高生产效率。
请参阅图15至图16所示，在本发明另一实施例中，在去除部分牺牲氧化层110后，在氢气（H2）氛围下，对衬底100进行退火处理。其中，退火温度例如为700℃~900℃，退火时间例如为10min~30min，以修复制作过程中产生的晶格缺陷，激活第一沟道掺杂区150和第二沟道掺杂区160的掺杂离子，且在氢气条件下，能够防止第二器件区20的衬底100表面生长出氧化层，为外延层的生长提供便利。
请参阅图15至图16所示，在本发明另一实施例中，在退火后，在第二器件区20的衬底100表面形成硅锗外延层111，且硅锗外延层111的厚度例如为5nm~15nm。其中，硅锗外延层111例如通过选择性外延生长法形成，且外延生长的硅气体源例如为四氯化硅（SiCl4）、三氯氢硅（SiHCl3）或二氯甲硅烷（SiH2Cl2）等中的一种或几种混合，锗气体源例如为氢化锗（GeH4）等。在本实施例中，外延生长气体源例如为二氯甲硅烷和氢化锗的混合气体，其中，二氯甲硅烷的气体流量例如为200sccm~400sccm，氢化锗的气体流量例如为10sccm~100sccm，且外延生长的温度例如为700℃~900℃。硅锗外延层111能够抑制随机掺杂涨落所造成的阈值电压波动，从而提高器件性能的均匀性。并且可以实现比衬底100更高的空穴迁移率，从而提高PMOS晶体管的开关特性。通过设置硅锗外延层111，可以降低第二器件区20的沟道表面的掺杂浓度，从而降低第二器件区20中器件的阈值电压，同时可以降低器件的栅极诱导漏电流，从而降低器件的功耗。
请参阅图16至图17所示，在本发明另一实施例中，在第二器件区20上形成硅锗外延层111后，去除第一器件区10上的牺牲氧化层110。其中，牺牲氧化层110例如通过湿法刻蚀去除，且湿法刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液等。通过湿法刻蚀，能够减少对衬底100表面的刻蚀损伤，提高半导体器件的质量。在去除衬底100上的全部牺牲氧化层110后，在硅锗外延层111和衬底100上形成栅极介质层190。其中，栅极介质层190例如为氧化硅层，栅极介质层190的厚度例如为5nm~10nm，栅极介质层190例如通过热氧化或原位水汽生长法等方法形成。
请参阅图17至图18所示，在本发明另一实施例中，在形成栅极介质层190后，在栅极介质层190上形成栅极材料层200，栅极材料层200的材料例如为多晶硅或金属材料等。在本实施例中，栅极材料层200为掺杂的多晶硅。具体的，例如通过低压化学气相淀积法或原子层沉积（Atomic Layer Deposition，ALD）等方式沉积多晶硅，沉积多晶硅后，对多晶硅进行掺杂处理，例如通过离子注入等方式对多晶硅进行，且掺杂离子例如为磷（P）或砷（As）等N型杂质，以形成栅极材料层200，栅极材料层200中N型杂质的掺杂浓度依据制作要求进行确认。通过对栅极材料层200进行N型掺杂，能够确保NMOS晶体管的性能，同时降低PMOS晶体管中栅极结构的功函数，从而提高PMOS晶体管的阈值电压，确保半导体器件的阈值电压及阈值电压的稳定性，即引入硅锗外延层降低阈值电压后，允许PMOS晶体管选用具有较低功函数的栅极结构，可以省去一层光罩，并降低工艺成本。
请参阅图18至图19所示，在本发明另一实施例中，在形成栅极材料层200后，在栅极材料层200上形成图案化的光阻层（图中未显示），以图案化的光阻层为掩膜，例如采用干法刻蚀刻蚀栅极材料层200，形成栅极结构，在刻蚀栅极材料层后，更换刻蚀气体，刻蚀栅极结构以外区域的栅极介质层190。其中，栅极结构包括第一栅极结构201和第二栅极结构202，第一栅极结构201设置在第一器件区10上，第二栅极结构202设置在第二器件区20上，以形成不同类型的晶体管。
请参阅图19至图20所示，在本发明另一实施例中，在形成栅极结构后，在栅极结构两侧形成侧墙结构210，以防止栅极结构漏电，侧墙结构210的形成步骤和上述实施例相同，在此不多做阐述。在形成侧墙结构210后，在栅极结构两侧的形成重掺杂区。其中，在第一器件区10内，在第一栅极结构201两侧形成第一重掺杂区220，第一重掺杂区220为N型掺杂区，以作为NMOS晶体管的源极和漏极，且第一重掺杂区220由衬底100的表面向衬底100内延伸，且第一重掺杂区220的深度大于第二沟道掺杂区160的深度。在第二器件区20内，在第二栅极结构202两侧形成第二重掺杂区230，第二重掺杂区230为P型掺杂区，以作为PMOS晶体管的源极和漏极，且第二重掺杂区230由硅锗外延层111的表面向衬底100内延伸，且第二重掺杂区230的深度大于第一沟道掺杂区150的深度。通过在PMOS晶体管区域形成硅锗外延层，以抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，从而提高PMOS晶体管的开关性能。同时对栅极材料层进行掺杂，同时提高NMOS晶体管的性能，从而提高CMOS器件的性能。同时，NMOS晶体管和PMOS晶体管的栅极结构同时进行掺杂，能够省去一层光罩，降低工艺成本。
综上所述，本发明提供一种半导体器件及其制作方法，通过在NMOS晶体管区域形成掺杂外延层和外延层，以抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，同时可以保持未掺杂外延层的高载流子迁移率，从而提高NMOS晶体管的开关性能。通过设置掺杂外延层，允许在掺杂外延层下方进行高浓度的掺杂，从而抑制半导体器件的穿通。掺杂外延层和外延层可以降低沟道表面的掺杂浓度，从而降低栅极诱导漏电流和功耗。再通过取消栅极结构的掺杂，提高NMOS晶体管的栅极结构的功函数，从而提高NMOS晶体管的阈值电压。即引入沟道外延层降低阈值电压后，允许NMOS晶体管选用具有较高功函数的栅极结构，同时，可以省去一层光罩，并降低工艺成本。或通过在PMOS晶体管区域形成硅锗外延层，以抑制随机掺杂涨落所造成的阈值电压波动，提高器件性能的均匀性，从而提高PMOS晶体管的开关性能。同时对栅极材料层进行N型掺杂，同时提高NMOS晶体管的性能，从而提高CMOS器件的性能。同时，NMOS晶体管和PMOS晶体管的栅极结构同时进行N型掺杂，能够省去一层光罩，降低工艺成本。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一器件区和第二器件区；
第一沟道掺杂区，设置在所述第二器件区内；
第二沟道掺杂区，设置在所述第一器件区内；
外延层，设置在所述第一沟道掺杂区或所述第二沟道掺杂区上；
栅极介质层，设置在所述外延层和所述衬底上；
多个栅极结构，设置在所述栅极介质层上；以及
重掺杂区，设置在所述栅极结构的两侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。
3.根据权利要求2所述的半导体器件，其特征在于，所述外延层包括掺杂外延层，且所述掺杂外延层设置在所述第二沟道掺杂区上。
4.根据权利要求3所述的半导体器件，其特征在于，所述外延层包括硅外延层，且所述硅外延层设置在所述掺杂外延层上。
5.根据权利要求3所述的半导体器件，其特征在于，所述掺杂外延层为碳离子掺杂的硅层，且所述碳离子的浓度由所述衬底向所述掺杂外延层的方向递减。
6.根据权利要求5所述的半导体器件，其特征在于，所述掺杂外延层中，所述碳离子的最大浓度为0.5%~1.5%。
7.根据权利要求6所述的半导体器件，其特征在于，多个所述栅极结构的材料为未掺杂的多晶硅。
8.根据权利要求1所述的半导体器件，其特征在于，所述外延层包括硅锗外延层，且所述硅锗外延层设置在所述第一沟道掺杂区上。
9.根据权利要求8所述的半导体器件，其特征在于，多个所述栅极结构的材料为N型掺杂的多晶硅。
10.根据权利要求1所述的半导体器件，其特征在于，所述重掺杂区的深度大于所述第一沟道掺杂区和/或所述沟道第三掺杂区的掺杂深度。
11.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一器件区和第二器件区；
在所述第二器件区内形成第一沟道掺杂区；
在所述第一器件区内形成第二沟道掺杂区；
在所述第一沟道掺杂区或所述第二沟道掺杂区上形成外延层；
在所述外延层和所述衬底上形成栅极介质层；
在所述栅极介质层上形成多个栅极结构；以及
在所述栅极结构的两侧形成重掺杂区。
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