CN103262246A - 用于具有高介电常数/金属栅极MOSFET的Vt调整和短沟道控制的结构和方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，其包括半导体衬底(12)，所述半导体衬底(12)具有位于其上区域内的阱区域(12B)。半导体材料堆叠(14)位于所述阱区域上。所述半导体材料堆叠从下至上包括含半导体的缓冲层(15)和含非掺杂半导体的沟道层(16)；所述半导体材料堆叠的含半导体的缓冲层直接位于所述阱区域的上表面上。该结构还包括栅极材料堆叠(18)，其直接位于含非掺杂半导体的沟道层的上表面上。在本发明中采用的栅极材料堆叠从下至上包括高介电常数栅极电介质层(20)、功函数金属层(22)和多晶硅层(24)。

Description

用于具有高介电常数/金属栅极MOSFET的Vt调整和短沟道控制的结构和方法
技术领域
本公开涉及一种半导体结构及其制造方法。更具体而言，本公开涉及一种半导体结构，其包括位于半导体衬底上的具有高介电常数/金属栅极堆叠的至少一个场效应晶体管(FET)，其中，至少一个FET具有所需的阈值电压值、改善的短沟道控制、改善的反转载流子迁移率和减小的外电阻。本公开还提供了一种形成此类半导体结构的方法。
背景技术
在现代集成电路制造中的一个趋势为生产尽可能小的半导体器件，诸如场效应晶体管(FET)。在通常的FET中，通过在半导体材料中注入n型或者p型杂质而在半导体衬底的有源区域中形成源极和漏极。设置在源极和漏极之间的为沟道(本体)区域。设置在本体区域上方的为栅极电极。栅极电极和本体被栅极电介质层间隔开。
为了继续缩小半导体器件，已经采用了高介电常数/金属栅极堆叠以减少有效的栅极电介质厚度和栅极漏电流。然而，更高的阈值电压Vt(由于不良的金属栅极功函数)和更高的电容对于高性能互补金属氧化物半导体(CMOS)应用来说是关注点。上述关注点在目前没有可用的稳定的能带边缘金属栅极的p型FET中特别普遍。
发明内容
本公开提供了一种半导体结构，包括位于半导体衬底上的具有高介电常数/金属栅极堆叠的至少一个场效应晶体管(FET)。在本公开中提供的FET具有所需的阈值电压值、改善的短沟道控制、改善的反转载流子迁移率和减小的外电阻。本公开还提供了一种形成此类半导体结构的方法。
例如，并且在本公开的一个实施例中，可以利用中间带隙功函数栅极堆叠、SiGe沟道和超陡后退阱(SSRW)实现所需的pFET阈值电压。具体而言，通过使用SiGe沟道(Vt偏移为大约300mV)和SSRW(Vt偏移大约200mV，而不会劣化短沟道效应)将中间带隙金属栅极高介电常数pFET的阈值电压集中。在SiGe沟道中无需掺杂或者反向掺杂来集中阈值电压，因此，减小了Vt变化，提高了反转载流子迁移率，并且减小了外电阻。申请人已经确定：可以使用中间带隙功函数栅极堆叠、SiGe沟道和SSRW的组合实现pFET的所需的阈值电压。申请人还已经确定：在其中仅采用中间带隙功函数栅极堆叠、SiGe沟道和SSRW沟道之一的情况下难以实现pFET的所需的阈值电压。申请人还已经确定：在其中采用中间带隙功函数栅极堆叠、SiGe沟道和SSRW中的两个的组合的情况下难以实现pFET的所需的阈值电压。在本公开中针对nFET也可以进行类似的实现。
在本公开的一个方面中，半导体结构包括具有位于其上部区域内的阱区域的半导体衬底。半导体材料堆叠位于阱区域上。半导体材料堆叠从下至上包括：含半导体的缓冲层和含非掺杂半导体的沟道层；半导体材料堆叠的含半导体的缓冲层直接位于阱区域的上表面上。结构还包括栅极材料堆叠，其直接位于含非掺杂半导体的沟道层的上表面上。在本公开中采用的栅极材料堆叠从下至上包括：高介电常数栅极电介质层、功函数金属层和多晶硅层。
在本公开中，对于SiGe-沟道pFET而言，缓冲层可以为未掺杂的硅层，或者对于Si-沟道nFET或SiGe-沟道pFET而言，缓冲层可以为SiC层。在SiC缓冲层的情况下，其可以为掺杂的或未掺杂的。缓冲层的目的为防止/减少来自阱中的杂质原子扩散至含未掺杂半导体的沟道层中。
在本公开的另一实施例中，提供了一种半导体结构，其包括半导体衬底，该半导体衬底具有位于其中的至少一个pFET器件区域和至少一个nFET器件区域。至少一个pFET器件区域包括：n-阱区域，其位于半导体衬底的上区域内；第一半导体材料堆叠，其从下至上包括第一含半导体的缓冲层和第一含非掺杂半导体的沟道层，其中第一半导体材料堆叠的第一含半导体的缓冲层直接位于n阱区域的上表面上；以及pFET栅极材料堆叠，其直接位于第一含非掺杂半导体的沟道层的上表面上，其中pFET栅极材料堆叠从下至上包括第一高介电常数栅极电介质层、pFET功函数金属层和第一多晶硅层。至少一个nFET器件区域包括：p-阱区域，其位于半导体衬底的另一上区域内；第二半导体材料堆叠，其从下至上包括第二含半导体的缓冲层和第二含非掺杂半导体的沟道层，其中第二半导体材料堆叠的第二含半导体的缓冲层直接位于p阱区域的上表面上；以及nFET栅极材料堆叠，其直接位于第二含非掺杂半导体的沟道层的上表面上，其中nFET栅极材料堆叠从下至上包括第二高介电常数栅极电介质层、nFET功函数金属层和第二多晶硅层。
除了上述结构之外，本公开还提供了制造结构的方法。在本文中提供的方法包括提供半导体衬底，该半导体衬底具有位于其上区域内的阱区域。在阱区域的顶上形成半导体材料堆叠。形成的半导体材料堆叠从下至上包括含半导体的缓冲层和含非掺杂半导体的沟道层，其中半导体材料堆叠的含半导体的缓冲层直接位于阱区域的上表面上。栅极材料堆叠直接形成在含非掺杂半导体的沟道层的上表面上。栅极材料堆叠从下至上包括高介电常数栅极电介质层、功函数金属层和多晶硅层。
附图说明
图1为描绘包括半导体衬底的初始结构的图形表示(通过截面图)，该半导体衬底具有位于半导体衬底的上区域内的阱区域。
图2为描绘图1的初始结构在形成半导体材料堆叠之后的图形表示(通过截面图)，该半导体材料堆叠从下至上包括含半导体的缓冲层和位于半导体衬底的阱区域的顶上的含未掺杂半导体的沟道层。
图3为描绘图2的结构在形成栅极材料堆叠于半导体材料堆叠的上表面上之后的图形显示(通过截面图)。
图4为描绘图3的结构在图案化栅极材料堆叠以在半导体材料堆叠上提供至少一个图案化的栅极堆叠之后的图形显示(通过截面图)。
图5为描绘图4的结构在形成内间隔物于至少一个图案化的栅极堆叠的侧壁上之后并且在形成延伸区域至半导体材料堆叠中之后的图形显示(通过截面图)。
图6为描绘图5的结构在形成外间隔物之后并且在形成源极区域和漏极区域至半导体材料堆叠和阱区域的上部分中之后的图形显示(通过截面图)。
图7为描绘CMOS结构的图形显示(通过截面图)，该CMOS结构可以利用在图1至图6中上述提及的基本处理步骤连同阻挡掩膜(block mask)技术而形成。
具体实施方式
现在将参照下面的讨论和伴随本申请的附图更加详细地描述本公开，本公开提供了一种半导体结构及其制造方法，半导体结构包括位于半导体衬底上的具有高介电常数/金属栅极堆叠的至少一个场效应晶体管(FET)，其中至少一个FET具有所需的阈值电压值、改善的短沟道控制、改善的反转载流子迁移率和减小的外电阻。应该注意到提供的附图仅用于说明的目的，并且也不是按照比例绘制。
在下面的描述中，为了说明本公开，详细地陈述了许多具体的细节，诸如具体的结构、部件、材料、尺寸、处理步骤和技术。然而，本领域的技术人员将会理解，在不使用这些，或者使用其它的具体的细节的情况下也可以实施本公开的多种实施例。在其它实例中，并没有详细地描述已知的结构或处理步骤从而避免模糊本公开的各种实施例。
应该理解，当作为层、区域或衬底的一个元件被称作在另一元件“上(on)”或“之上(over)”时，其可以直接地在其它元件上或也可以存在中介元件。相反地，当元件被称作在另一元件“直接在上(directly on)”或“直接在之上(directly over)”时，不存在中介元件。还应该理解，当元件被称作“连接”或“耦合”至另一元件时，其可以直接地连接或耦合至其它元件，或者可以存在中介元件。相反地，当元件被称作“直接连接”或“直接耦合”至另一元件时，不存在中介元件。
参照图1，示出了根据本公开的实施例中的可以采用的初始结构10。图1中示出的初始结构10包括半导体衬底12，其具有位于半导体衬底12的上区域内的阱区域12B。阱区域12B存在于半导体衬底12的由半导体材料构成的下区域12A的顶上。
可以在本公开中运用的半导体衬底12(除去阱区域12B)可以包括体衬底、绝缘体上半导体(SOI)衬底或混合取向半导体衬底。
当运用体半导体衬底作为半导体衬底12时，体半导体衬底由任何半导体材料构成，包括但不限于，Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似III/V族化合物半导体。还可以使用这些半导体材料的多层作为体半导体的半导体材料。在一个实施例中，体半导体衬底由Si构成。
当运用SOI衬底作为半导体衬底12时，SOI衬底包括：处理衬底、位于处理衬底的上表面上的埋式绝缘层和位于埋式绝缘层的上表面上的半导体层。SOI衬底的处理衬底和半导体层可以包括相同的或不同的半导体材料。在本文中与处理衬底和半导体层的半导体材料结合使用的术语“半导体”表示任何半导体材料，包括例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似III/V族化合物半导体。可以使用这些半导体材料的多层作为处理衬底和半导体层的半导体的半导体材料。在一个实施例中，处理衬底和半导体层都由Si构成。
处理衬底和半导体层可以具有相同的或不同的晶体取向。例如，处理衬底和/或半导体层的晶体取向可以为{100}、{110}或{111}。除了那些特别提及的之外，本公开中也可以使用其它晶向。SOI衬底的处理衬底和/或半导体层可以为单晶半导体材料、多晶材料或非晶材料。一般而言，至少半导体层为单晶半导体材料。
SOI衬底的埋式绝缘层可以为结晶或非结晶的氧化物或氮化物。在一个实施例中，埋式绝缘层为氧化物。埋式绝缘层可以为连续的或其可以为不连续的。当存在不连续的埋式绝缘区域时，绝缘区域作为由半导体材料包围的岛而存在。
SOI衬底可以利用标准工艺而形成，包括例如SIMOX(氧离子注入隔离)或层转移。当采用层转移工艺时，在将两个半导体晶片键合在一起之后可以进行可选的减薄步骤。可选的减薄步骤将半导体层的厚度减少至具有更期望的厚度的层。
SOI衬底的半导体层的厚度通常为
Figure BDA00003282965800061
至
Figure BDA00003282965800062
更通常具有
Figure BDA00003282965800063
至的厚度。如果半导体层的厚度不在上述范围之一内时，可以使用减薄步骤(诸如平坦化或者蚀刻)来将半导体层的厚度减少至上述范围之一内的值。
SOI衬底的埋式绝缘层通常具有至
Figure BDA00003282965800066
的厚度，更通常具有至
Figure BDA00003282965800068
的厚度。SOI衬底的处理衬底的厚度对于本公开而言是不重要的。
在一些其它实施例中，可以运用具有不同的晶体取向的不同表面区域的混合半导体衬底作为半导体衬底12。当运用混合衬底时，nFET通常形成在(100)晶面上，而pFET通常形成在(110)晶面上。可以通过本领域熟知的技术形成混合衬底。例如参见美国专利第7,329,923号、于2005年6月2日公开的美国公开第2005/0116290号和美国专利第7,023,055号，其整体内容以引用的方式并入到本文中。
在选择待运用的衬底的类型之后，在半导体衬底12的上区域中形成阱区域12B。阱区域12B可以通过离子注入、气相掺杂和外扩散之一从包括掺杂剂的牺牲层形成，牺牲层形成在衬底上，并且在外扩散工艺之后被去除。在一个实施例中，在形成阱区域中采用离子注入。
本公开中形成的阱区域12B可以包括n型掺杂剂(即元素周期表的VA族的元素，诸如P和As)或p型掺杂剂(即元素周期表的IIIA族的元素，诸如B、Al和In)。存在于阱区域12B中的掺杂剂的类型取决于在其上制造的器件的类型。例如，当在阱区域12B上方形成pFET器件时，将n型掺杂剂并入到半导体衬底12的上区域中。在另一示例中，当在阱区域12B上方形成nFET器件时，将p型掺杂剂并入到半导体衬底12的上区域中。
在半导体衬底12的上区域内形成的阱区域12B具有1×1018原子/cm3或更大的掺杂浓度。更特别地，在半导体衬底12的上区域内形成的阱区域12B具有从5×1018至2×1019原子/cm3的掺杂浓度。在在本公开的一些实施例中，在阱注入之后可以应用退火工艺以在用于生长含半导体的缓冲层和含非掺杂半导体的沟道层的外延附生工艺之前修复晶体损伤。
在本公开的一些实施例中，在该工艺阶段处，或者在阱区域形成之前，可以将隔离区域形成至半导体衬底12中。在本公开的另一实施例中，在衬底12的顶上形成半导体材料堆叠之后可以将隔离区域形成至结构中。后者方法可以导致更好的半导体材料堆叠质量，这是因为半导体材料堆叠在未被隔离区域中断的均匀阱区域上外延地生长。为了清楚起见，在本公开的图1至6中并未示出至少一个隔离区域。
然而，当形成隔离区域时，至少一个隔离区域可以为沟槽隔离区域或者场氧化物隔离区域。可以使用本领域的技术人员熟知的常规沟槽隔离工艺形成沟槽隔离区域。例如，在形成沟槽隔离区域中可以使用光刻、蚀刻和利用诸如氧化物的沟槽电介质填充沟槽。可选地，在沟槽填充之前可以在沟槽中形成衬垫，在沟槽填充之后可以执行致密化步骤，以及在沟槽填充后也可以执行平坦化步骤。可以利用所谓的硅的局部氧化工艺形成场氧化物隔离区域。应该注意到至少一个隔离区域提供了在相邻的栅极区域之间的隔离，当相邻的栅极具有相反的传导性时(即nFET和pFET)通常有此需要。这样，至少一个隔离区域将nFET器件区域从pFET器件区域分离。将在下面更加详细描述的图7示出在其中包括隔离区域103的结构。
参照图2，其示出在半导体衬底12的阱区域12B的顶上形成半导体材料堆叠14之后的图1的结构。半导体材料堆叠14从下至上包括含半导体的缓冲层15和含非掺杂半导体的沟道层16。如所示，含半导体的缓冲层15位于阱区域12B的上表面上并且与其直接接触，而含非掺杂半导体的沟道层16位于含半导体的缓冲层15的上表面上并且与其直接接触。
由于半导体材料堆叠由含非掺杂半导体的沟道层16构成，并且阱区域12B被重度掺杂，所以上述的阱区域12B可以被称作超陡后退阱(SSRW)，因为存在在阱区域12B中掺杂剂浓度高并且在含非掺杂半导体的沟道层16中降低至低掺杂剂浓度的掺杂剂分布。此外，跨薄的含半导体的缓冲层掺杂剂浓度的变化非常急剧。“急剧”意味着陡峭度超过5nm/10倍的掺杂梯度。
采用的含半导体的缓冲层15为阻碍掺杂剂从阱区域12B向含非掺杂半导体的沟道层16扩散的任何半导体材料。这样，含半导体的缓冲层15在本文中还可以被称作掺杂剂扩散障碍层，即含半导体的障碍层。采用的半导体材料的类型因而变化并且取决于存在于阱区域12B中的掺杂剂(即n-型掺杂剂或p-型掺杂剂)的类型。
在一个实施例中，当要形成pFET器件并且阱区域12B包括n-型掺杂剂(诸如砷)时，可以使用非掺杂硅(Si)作为含半导体的缓冲层15。在另一实施例中，当要形成nFET器件并且阱区域12B包括p-型掺杂剂(诸如硼)时，可以使用碳化硅(SiC)作为含半导体的缓冲层15。SiC缓冲层可以为未掺杂的或用p-型掺杂剂掺杂的。在一个实施例中，在外延生长工艺期间，可以将p-型掺杂剂原位引入到缓冲层中。在另一实施例中，在利用本领域的技术人员熟知的例如离子注入和/或气相掺杂的技术外延地生长含半导体的缓冲层15之后可以引入p-型掺杂剂。在SiC缓冲层内的p-型掺杂剂浓度通常为从5E18原子/cm3至2E19原子/cm3。
在一个实施例中，其中采用SiC作为含半导体的缓冲层15，在碳化硅合金中的碳的原子浓度可以为0.1％和5％之间的一个常数，并且通常为从0.5％至2％。或者，在碳化硅合金中的碳的原子浓度可以在垂直方向上渐变。
利用任何常规的外延生长工艺形成含半导体的缓冲层15，在外延生长工艺中可以采用任何已知的含半导体的前体。由于在形成含半导体的缓冲层15中使用外延附生，层15为具有与下面的衬底12的晶体取向相同的晶体取向的单晶半导体材料。含半导体的缓冲层15的厚度通常为从2nm至20nm，更通常具有从5nm至10nm的厚度。还可以采用其它的厚度，只要含半导体的缓冲层15保持阻碍掺杂剂从下面的阱区域12B向含非掺杂半导体层16中扩散的能力即可。
采用的含非掺杂半导体的沟道层16为可以起到器件沟道作用并且有助于调节要在其上形成的器件的阈值电压的任何半导体材料。用作含非掺杂半导体的沟道层16的半导体材料的类型因而变化。在一个实施例中，当要形成pFET器件时，可以使用硅锗(SiGe)合金作为含非掺杂半导体的沟道层16。在另一实施例中，当要形成nFET器件时，可以使用硅(Si)作为含非掺杂半导体的沟道层16。
利用任何常规的外延生长工艺形成含非掺杂半导体的沟道层16，在外延生长工艺中可以使用任何已知的含半导体的前体。由于在形成含非掺杂半导体的沟道层16中使用外延附生，层16为具有与下面的衬底12的晶体取向相同的晶体取向的单晶半导体材料。含非掺杂半导体的沟道层16的厚度通常为从2nm至20nm，更通常具有从5nm至10nm的厚度。也可以在本公开中采用其它的厚度。
在一个实施例中，其中采用SiGe作为含非掺杂半导体的沟道层16，在硅锗合金中的锗的原子浓度可以为20％和50％之间的一个常数，并且通常为从30％至40％。或者，在硅锗合金中的锗的原子浓度可以在垂直方向上渐变。例如，在硅锗合金层中的锗的原子浓度可以随着与含半导体的缓冲层15与硅锗合金之间的界面的距离逐渐增加，达到可能或可能不包括平稳期的峰值，并且然后一旦距离增加到超过峰值和/或平稳期就随着与含半导体的缓冲层15与硅锗合金之间的界面的距离下降。不管锗原子浓度分布是恒定的或渐变的，选择厚度和锗原子浓度分布以使得含非掺杂半导体的沟道层16的整体保持单晶，并且使由应变松弛引起的缺陷密度处于可忽略的水平，即不足以不利地影响在半导体材料堆叠14(并且特别是含非掺杂半导体的沟道层16)中的电荷载流子迁移率。
参照图3，其示出在半导体材料堆叠14的上表面上(即在含非掺杂半导体的沟道层16的顶上)形成栅极材料堆叠18之后的图2的结构。栅极材料堆叠18从下至上包括高介电常数栅极电介质层20、功函数金属层22和多晶硅层24。
栅极材料堆叠18的高介电常数栅极电介质层20包括具有大于二氧化硅的介电常数(例如3.9)的介电常数的任何电介质材料。一般而言，高介电常数电介质层20具有大于4.0的介电常数，甚至更通常具有大于8.0的介电常数。可以用作高介电常数栅极电介质层20的示例性的高介电常数电介质材料包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐及其合金。在一个实施例中，采用含Hf的高介电常数材料(诸如HfO2)作为高介电常数栅极电介质层20。还可以采用这些高介电常数材料的多层堆叠作为高介电常数栅极电介质层20。x的每个值独立地为从0.5至3，并且y的每个值独立地为从0至2。
高介电常数电介质层20的厚度可以根据用来形成其的技术而变化。然而，一般而言，高介电常数栅极电介质层20具有从0.5nm至10nm的厚度，甚至更通常具有从1.0nm至5nm的厚度。采用的高介电常数栅极电介质层20可以具有大约1nm或小于1nm的有效的氧化物厚度。
可以通过本领域熟知的方法形成高介电常数栅极电介质层20，方法包括例如化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)和其它类似的沉积工艺。
功函数金属层22包括具有功函数的金属。选择功函数金属层22的金属以使后续要形成的晶体管的性能最优化。在一个实施例中，功函数金属层44包括硅价带边缘金属，诸如Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金。硅价带边缘金属为具有如下功函数的金属，该功函数与对应于硅的导带边缘的功函数(即4.00eV)相比更接近对应于硅的价带变边缘的功函数(即5.10eV)。因此，硅价带边缘技术具有大于4.55eV的功函数。例如，功函数金属层22可以为TiN层。此类功函数金属通常适合用于pFET器件。
在另一实施例中，功函数金属层22包括硅导带边缘金属，诸如Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y和TiAl，及其合金。硅导带边缘金属为具有如下功函数的金属，该功函数与对应于硅的价带边缘的功函数相比更接近对应于硅的导带变边缘的功函数。因此，硅导导边缘金属具有小于4.55eV的功函数。例如，功函数金属层22可以为TiAl层。此类功函数金属通常适合用于nFET器件。
可以例如通过物理气相沉积、化学气相沉积或原子层沉积(ALD)形成功函数金属层22。一般而言，功函数金属层22的厚度为从1nm至30nm，更通常具有从2nm至10nm的厚度。
可以利用任何常规的沉积工艺形成多晶硅层24，沉积工艺包括例如化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积和蒸发。在其沉积处理期间，多晶硅层24可以进行原位掺杂。或者，在多晶硅层的沉积之后，可以通过离子注入或气相掺杂将掺杂剂引入到多晶硅层中。多晶硅层24的厚度可以根据用来形成其的技术而变化。一般而言，多晶硅层24具有从10nm至100nm的厚度，更通常具有从20nm至50nm的厚度。
参照图4，其示出在图案化栅极材料堆叠18以在半导体材料堆叠14上提供至少一个图案化的栅极堆叠18′之后的图3的结构。尽管附图示出了单个图案化的栅极堆叠的形成，但是当形成多个图案化的栅极堆叠时也可以利用本公开。
栅极材料堆叠18的图案化包括光刻和蚀刻。光刻步骤包括：首先在栅极材料堆叠18的上表面的顶上(即多晶硅层24的上表面的顶上)提供光刻胶(未示出)。光刻胶可以包括正性光刻胶材料、负性光刻胶材料或混合光刻胶材料，其各自都被本领域的技术人员所熟知。可以利用任何常规的抗蚀剂沉积工艺(诸如旋涂、喷涂或蒸发)形成光刻胶。在将光刻胶涂在栅极材料堆叠18的上表面上之后，光刻胶曝光于所需图案的辐射，并且然后利用常规的光刻胶显影机显影曝光后的抗蚀剂。这导致在栅极材料堆叠18的顶上的图案化的光刻胶(未示出)。图案化的光刻胶保护栅极材料堆叠18的一些下面部分，而使栅极材料堆叠18的其它的下面部分暴露。然后，利用干法蚀刻、湿法蚀刻或其组合蚀刻下面的栅极材料堆叠18的暴露的部分。干法蚀刻包括反应离子蚀刻、等离子体蚀刻、离子束蚀刻或激光烧蚀。湿法蚀刻包括选择性去除栅极材料堆叠18的层中的至少一层的化学蚀刻剂。在已经将图案转移至栅极材料堆叠18的层中的一层中之后，可以利用常规的抗蚀剂去除工艺(诸如灰化)在任何时刻去除图案化的抗蚀剂。或者，在去除栅极材料堆叠18的暴露部分期间，图案化的抗蚀剂可以保留在栅极材料堆叠的顶上，并且在完全去除栅极材料堆叠18的暴露部分之后通过常规的抗蚀剂去除工艺(诸如灰化)被去除。可以包括单次蚀刻或多次蚀刻的蚀刻停止于半导体材料堆叠14的上表面上。
参照图5，其描绘了在至少一个图案化的栅极堆叠18′的侧壁上形成内间隔物26之后并且在形成延伸区域28至半导体材料堆叠14中之后的图4的结构。在一些实施例中，内间隔物26从结构中省掉。当存在时，内间隔物26由电介质材料构成，该电介质材料例如包括氧化物、氮化物、氮氧化物或其多层。在一个实施例中，内间隔物26由氧化物(诸如氧化硅)构成。在另一实施例中，内间隔物26由氮化物(诸如氮化硅)构成。可以通过电介质层的沉积，接着蚀刻形成内间隔物26。或者，可以通过热处理(诸如氧化或氮化)形成内间隔物26。在一些实施例中，在形成内间隔物26中可以使用上述处理的组合。内间隔物26通常具有从其基部测量从3nm至20nm的宽度，更通常具有从5nm至10nm的宽度。
可以至少利用图案化的栅极堆叠18′和可选的内间隔物26作为离子注入掩模、利用任何已知的延伸离子注入工艺形成延伸区域28(其在本文中还可以被称作源极/漏极延伸区域)。这样，在每个图案化的栅极堆叠18′的足印处形成延伸区域28。在延伸离子注入之后，可以使用退火来激活注入的延伸离子。在一些实施例中，可以延迟延伸区域28的激活直至在形成源极/漏极区域32之后。延伸区域28的深度可以根据采用的离子注入和激活退火而变化。一般而言，延伸区域28在半导体材料堆叠14中形成至从其上表面测量的从5nm至20nm的深度。
参照图6，其示出在形成外间隔物30之后并且在形成源极区域和漏极区域(在本文中总称源极/漏极区域32)至半导体材料堆叠14中之后的图5的结构。
在一些实施例中，如图6所示，外间隔物30可以邻接内间隔物26而形成。在其它实施例中，外间隔物30可以形成在各图案化的栅极堆叠18′的侧壁上。外间隔物30可以由电介质材料构成，该电介质材料例如包括氧化物、氮化物、氮氧化物或其多层。在一个实施例中，外间隔物30由氧化物(诸如氧化硅)构成。在另一实施例中，外间隔物30由氮化物(诸如氮化硅)构成。外间隔物30通常地，但并非总是必需地，由与内间隔物26不同的电介质材料构成。可以通过电介质层的沉积，接着蚀刻形成外间隔物30。或者，可以通过热处理(诸如氧化或氮化)形成外间隔物30。在一些实施例中，在形成外间隔物30中可以使用上述处理的组合。外间隔物30通常具有从其基部测量大于内间隔物26的宽度的宽度。一般而言，外间隔物30具有从10nm至50nm的宽度，更通常具有15nm至30nm的宽度。
可以至少利用图案化的栅极堆叠18′、可选的内间隔物26和外间隔物30作为离子注入掩模，利用任何已知的源极/漏极离子注入工艺形成源极/漏极区域32。这样，也在每个图案化的栅极堆叠18′的足印处形成源极/漏极区域32。在源极/漏极离子注入之后，可以使用退火来激活注入的掺杂剂离子。比延伸区域28的深度更深的源极/漏极区域32的深度可以根据采用的离子注入和激活退火的条件而变化。一般而言，源极/漏极32使用半导体材料堆叠14而形成，并且通常在阱区域12B的上部分内。从材料堆叠14的上表面测量的源极/漏极区域32的深度通常为从20nm至100nm。
在一些实施例中，现在可以利用能够在半导体材料堆叠14的顶上形成金属半导体合金的任何工艺形成金属半导体合金接触。在一个实施例中，可以利用硅化物工艺形成金属半导体合金接触。硅化物工艺可以自对准至外间隔物30的外边缘。硅化物工艺包括：形成当与半导体材料反应时能够形成金属半导体合金的金属。在形成金属半导体合金接触中使用的金属可以包括，但是不限于，钽、钛、钨、钌、钴、镍、或这些材料的任何合适的组合。扩散障碍层(诸如氮化钛或氮化钽)可以形成在金属的顶上。执行引起形成金属半导体合金区域的金属与下面的半导体材料之间的反应的退火。一般而言，退火是在至少250℃或以上的温度处进行。可以使用单次退火步骤或多次退火步骤。在已经执行退火之后，去除任何未反应的金属和可选的扩散障碍层。在一些实施例中，在本公开的该步骤期间，可以直接在图案化的栅极堆叠18′的顶上形成金属半导体合金接触。
在本公开的一些实施例中，上述的处理步骤和常规的阻挡掩模技术可以一起用于形成CMOS结构100，诸如在图7中所示。在图7中示出的结构100包括半导体衬底12，其具有被隔离区域103分离的至少一个pFET器件区域102和至少一个nFET器件区域104。半导体衬底12包括由半导体材料构成的下区域12A和上阱区域。在至少一个pFET器件区域102内的阱区域被标记为106，而在至少一个nPET器件区域104内的阱区域被标记为106′。按照针对阱区域12B的以上描述制造阱区域106、106′。应该注意，在至少一个pFET器件区域102内的阱区域106包括n-型掺杂剂，而在至少一个nPET器件区域104内的阱区域106′包括在其中的p-型掺杂剂。可以通过以下方式形成不同传导性的阱区域106、106′，在该方式中，使用阻挡掩模以选择性地阻挡一个器件区域而在另一器件区域中形成阱区域。
在图7中示出的结构100还包括：位于至少一个pFET器件区域102内的至少一个pFET 108，和位于至少一个nFET器件区域104内的至少一个nFET 110。
每个FET(即pFET 108和nFET 110)包括高介电常数栅极电介质层(标记为112和112′)、功函数金属层(标记为114和114′)和多晶硅层(标记为116和116′)。至少一个pFET 108的高介电常数栅极电介质层112可以与至少一个nFET 110的高介电常数栅极电介质层112′相同或不同。不同的高介电常数栅极电介质可以使用阻挡掩模技术实现。高介电常数栅极电介质层112、112′可以包括用于高介电常数栅极电介质层20的上述高介电常数材料之一。此外，可以按照上述的用于高介电常数栅极电介质层20的方式制造高介电常数栅极电介质层112、112′，并且其可以具有上述的高介电常数栅极电介质层20的厚度。
在至少一个pFET 108中包含的功函数金属层114包括上述的适合用于pFET器件的、用于功函数金属层22的功函数金属之一。类似地，在至少一个nFET中包含的功函数金属层114′包括上述的适合用于nFET器件的、用于功函数金属层22的功函数金属之一。可以利用上述的用于形成功函数金属层22的方法之一形成功函数金属层114和114′。此外，功函数金属层114和114′可以具有在上述的功用于函数金属层22的范围内的厚度。再次地，在形成功函数金属层114、114′中可以采用阻挡掩模技术。
可以按照上述的用于多晶硅层24的方式形成多晶硅层116、116′，并且可以具有上述的多晶硅层24的厚度。就存在于其中的掺杂剂的类型而言，多晶硅层116可以与多晶硅层116′相同或不同。例如，多晶硅层116通常包括p-型掺杂剂，而多晶硅层116′通常包括n-型掺杂剂。再次地，在形成多晶硅层116、116′中可以采用阻挡掩模技术。在其它实施例中，多晶硅116和116′可以都被p-型掺杂剂或n-型掺杂剂掺杂。
图7中示出的每个FET还包括按照上的方式形成并且包括如上的材料的内间隔物26和外间隔物30。
至少一个pFET 108位于半导体材料堆叠118上，而至少一个nFET 110位于半导体堆叠118′的顶上。半导体材料堆叠118从下至上包括：含非掺杂半导体(通常为Si)缓冲层120和含非掺杂半导体(通常为SiGe合金)的沟道层122。半导体材料堆叠118′从下至上包括：含非掺杂的或者掺杂的半导体(通常为SiC)缓冲层120′和含非掺杂半导体(通常为Si)的沟道层122′。可以使用上述与半导体材料堆叠14有关的相同的技术制造半导体材料堆叠118、118′。
图7中示出的结构还包括源极/漏极延伸区域124、124′和源极/漏极区域126/126′，其为使用上述用于形成源极/漏极延伸区域24和源极/漏极区域32的相同技术形成的。针对在其中制造的器件的类型适当地掺杂源极/漏极延伸区域124/124′和源极/漏极区域126/126′。
尽管已经关于其各种实施例具体地示出和描述了本公开，但是本领域的技术人员将会理解在不偏离本公开的精神和范围的情况下可以作出形式上和细节上的前述和其它变化。因此，意图本公开不限于所描述和阐述的确切的形式和细节，而是以落入所附的权利要求的范围内为准。
工业适用性
本发明发现了在并入到集成电路芯片中的高性能半导体场效应晶体管(FET)器件的设计和制造中的工业适用性，该集成电路芯片应用于大量的电子和电气装置中。

Claims (25)

1.一种半导体结构100，包括：
半导体衬底12，具有位于其上区域内的阱区域12B；
半导体材料堆叠14，从下至上包括含半导体的缓冲层15和含非掺杂半导体的沟道层16，其中所述半导体材料堆叠的所述含半导体的缓冲层直接位于所述阱区域的上表面上；以及
栅极材料堆叠18，直接位于所述含非掺杂半导体的沟道层16的上表面上，其中所述栅极材料堆叠从下至上包括高介电常数栅极电介质层20、功函数金属层22和多晶硅层24。
2.根据权利要求1所述的半导体结构，其中所述阱区域包括n-型掺杂剂，并且具有5×1018原子/cm3或者更大的掺杂剂浓度。
3.根据权利要求2所述的半导体结构，其中所述含半导体的缓冲层包括非掺杂Si，并且所述含非掺杂半导体的沟道层包括SiGe合金。
4.根据权利要求3所述的半导体结构，其中所述功函数金属层为包括硅价带边缘金属的pFET功函数金属层。
5.根据权利要求4所述的半导体结构，其中所述硅价带边缘金属包括Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN或者其合金。
6.根据权利要求1所述的半导体结构，其中所述阱区域包括p-型掺杂剂，并且具有5×1018原子/cm3或者更大的掺杂剂浓度。
7.根据权利要求6所述的半导体结构，其中所述含半导体的缓冲层包括非掺杂的或者p-型掺杂的SiC，并且所述含非掺杂半导体的沟道层包括Si。
8.根据权利要求7所述的半导体结构，其中所述功函数金属层为包括硅导带边缘金属的nFET功函数金属层。
9.根据权利要求8所述的半导体结构，其中所述硅导带边缘金属包括Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Ni、In、Lu、Sm、V、Zr、Ga、Mg、Gd、TiAl或者其合金。
10.一种半导体结构100，包括：
半导体衬底12，具有位于其中的至少一个pFET器件区域102和至少一个nFET 104器件区域，
其中所述至少一个pFET器件区域包括：n-阱区域106，位于所述半导体衬底12的上区域内；第一半导体材料堆叠118，从下至上包括第一含非掺杂半导体的缓冲层120和第一含非掺杂半导体的沟道层122，其中所述第一半导体材料堆叠的第一含非掺杂半导体的缓冲层直接位于所述n-阱区域106的上表面上；以及pFET栅极材料堆叠，直接位于所述第一含非掺杂半导体的沟道层的上表面上，其中所述pFET栅极材料堆叠从下至上包括第一高介电常数栅极电介质层112、pFET功函数金属层114和第一多晶硅层116；并且
其中所述至少一个nFET器件区域104包括：p-阱区域，位于所述半导体衬底12的另一上区域内；第二半导体材料堆叠118′，其从下至上包括第二含半导体的缓冲层120和第二含非掺杂半导体的沟道层122，其中所述第二半导体材料堆叠的所述第二含半导体的缓冲层直接位于所述p-阱区域的上表面上；以及nFET栅极材料堆叠，直接位于所述第二含非掺杂半导体的沟道层的上表面上，其中所述nFET栅极材料堆叠从下至上包括第二高介电常数栅极电介质层、nFET功函数金属层和第二多晶硅层。
11.根据权利要求10所述的半导体结构，其中所述n-阱区域包括n-型掺杂剂并且具有5×1018原子/cm3或者更大的掺杂剂浓度，并且所述p-阱区域包括p-型掺杂剂并且具有5×1018原子/cm3或者更大的掺杂剂浓度。
12.根据权利要求10所述的半导体结构，其中所述第一含非掺杂半导体的缓冲层包括Si，并且所述第一含非掺杂半导体的沟道层包括SiGe合金。
13.根据权利要求10所述的半导体结构，其中所述pFET功函数金属层包括硅价带边缘金属。
14.根据权利要求13所述的半导体结构，其中所述硅价带边缘金属包括Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN或者其合金。
15.根据权利要求10所述的半导体结构，其中所述第二含半导体的缓冲层包括非掺杂的或者p-型掺杂的SiC，并且所述第二含非掺杂半导体的沟道层包括Si。
16.根据权利要求10所述的半导体结构，其中所述nFET功函数金属层包括硅导带边缘金属。
17.根据权利要求16所述的半导体结构，其中所述硅导带边缘金属包括Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Ni、In、Lu、Sm、V、Zr、Ga、Mg、Gd、TiAl及其合金。
18.一种制造半导体结构100的方法，所述方法包括：
提供半导体衬底12，所述半导体衬底12具有位于其上区域内的阱区域12B；
在所述阱区域的顶上形成半导体材料堆叠14，其中所述半导体材料堆叠从下至上包括含半导体的缓冲层15和含非掺杂半导体的沟道层16，其中所述半导体材料堆叠的所述含半导体的缓冲层15直接位于所述阱区域的上表面上；并且
直接在所述含非掺杂半导体的沟道层16的上表面上形成栅极材料堆叠18，其中所述栅极材料堆叠从下至上包括高介电常数栅极电介质层20、功函数金属层22和多晶硅层24。
19.根据权利要求18所述的方法，其中通过在所述衬底的所述上区域内以大于5×1019原子/cm3的浓度引入n-型掺杂剂来形成所述阱区域。
20.根据权利要求19所述的方法，其中所述形成所述半导体材料包括：外延地生长非掺杂Si层作为所述含半导体的缓冲层，并且外延地生长SiGe合金层作为所述含非掺杂半导体的沟道层。
21.根据权利要求20所述的方法，其中所述形成所述栅极材料堆叠包括：选择并且沉积pFET功函数金属层作为所述功函数金属层，其中所述pFET功函数金属层为硅价带边缘金属。
22.根据权利要求18所述的方法，其中通过在所述衬底的所述上区域内以大于5×1018原子/cm3的浓度引入p-型掺杂剂来形成所述阱区域。
23.根据权利要求22所述的方法，其中所述形成所述半导体材料包括：外延地生长非掺杂的或者p-型掺杂的SiC层作为所述含半导体的缓冲层，并且外延地生长Si层作为所述含非掺杂半导体的沟道层。
24.根据权利要求23所述的方法，其中所述形成所述栅极材料堆叠的步骤包括：选择并且沉积nFET功函数金属层作为所述功函数金属层，其中所述nFET功函数金属层为硅导带边缘金属。
25.根据权利要求19所述的方法，进一步包括：
提供位于所述半导体衬底的上区域内的另一阱区域；
在所述另一阱区域的顶上形成另一半导体材料堆叠，其中所述另一半导体材料堆叠从下至上包括另一含半导体的缓冲层和另一含非掺杂半导体的沟道层，其中所述另一半导体材料堆叠的所述另一含半导体的缓冲层直接位于所述另一阱区域的上表面上；并且
直接在所述另一含非掺杂半导体的沟道层的上表面上形成另一栅极材料堆叠，其中所述另一栅极材料堆叠从下至上包括另一高介电常数栅极电介质层、另一功函数金属层和另一多晶硅层。
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