TWI493710B - 具高介電常數／金屬閘極金氧半場效電晶體的Ｖｔ調整與短通道控制的結構與方法 - Google Patents

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Description

具高介電常數/金屬閘極金氧半場效電晶體的Vt調整與短通道控制的結構與方法
本發明係關於半導體結構以及製造此半導體結構之方法。具體而言，本發明係關於包含在半導體基板上具有高介電常數/金屬閘極堆疊之至少一場效電晶體(FET)的半導體結構，其中該至少一FET具有所欲臨界電壓值、改良的短通道控制、改良的反轉載子移動率以及降低的外部電阻。本發明亦提供形成此種半導體結構的方法。
現代積體電路製造之一趨勢為產生儘可能小的半導體裝置，例如場效電晶體(FETs)。於典型場效電晶體中，藉由佈植n型或p型雜質於半導體材料中，形成源極與汲極於半導體基板的主動區域中。通道(或本體)區設置在源極與汲極之間。閘極電極設置在本體區上方。閘極電極與本體藉由閘極介電層隔開。
為了持續縮小半導體裝置，已使用高介電常數/金屬閘極堆疊降低有效閘極介電質厚度及閘極漏電流。然而，越高的臨界電壓Vt(由於不利的金屬閘極功函數)及越高的電容為高效能互補金氧半導體(CMOS)應用的關切事項。上述關切事項在目前沒有可用的穩帶邊緣金屬閘極之p型FETs中尤其普遍。
本發明提供一種半導體結構，其包含位在半導體基板上具有高介電常數/金屬閘極堆疊之至少一場效電晶體。
於本發明中提供的場效電晶體具有所欲的臨界電壓值、改良的短通道控制、改良的反轉載子移動率以及降低的外部電阻。本發明亦提供一種形成此種半導體結構的方法。
舉例而言，於本發明之一實施例中，可利用中間帶隙功函數閘極堆疊、SiGe通道以及超陡峭後退井(SSRW)達到所欲的pFET臨界電壓。具體而言，使用SiGe通道(Vt偏移約300mV)及SSRW(Vt偏移約200mV，無劣化的短通道效應)，將中間帶隙金屬閘極高介電常數pFET之臨界電壓集中。在SiGe通道中使臨界電壓集中無需摻雜或逆摻雜，因此降低Vt的變異，強化反轉載子移動率以及降低外部電阻。申請人已確定使用中間帶隙功函數閘極堆疊、SiGe通道以及SSRW之組合，可達到的pFET之所欲臨界電壓。申請人進一步確定在僅使用中間帶隙功函數閘極堆疊、SiGe通道以及SSRW其中一者的案例中，難以達到pFET的所欲臨界電壓。申請人也確定在使用中間帶隙功函數閘極堆疊、SiGe通道以及SSRW其中兩者的案例中，難以達到pFET的所欲臨界電壓。本發明中針對nFET也可達到類似的成就。
在本發明之一觀點中，半導體結構包含半導體基板，其具有井區位於其上區域內。半導體材料堆疊位於井區上。半導體材料堆疊從下到上包括含半導體緩衝層及含無摻雜半導體通道層，其中半導體材料堆疊之含半導體緩衝層直接位於井區之上表面上。本結構亦包含閘極材料堆疊，直接位於含無摻雜半導體通道層之上表面上。本發明中所用之閘極材料堆疊從下到上包含高介電常數閘極介電層、功函數金屬層及多晶矽層。
於本發明中，緩衝層對SiGe通道pFET而言可為無摻雜矽層，或對Si通道nFET或SiGe通道pFET而言可為SiC層。於SiC緩衝層的案例中，其可為摻雜或無摻雜的。緩衝層之目的在於避免/降低雜質原子從井區擴散到含無摻雜半導體通道層。
於本發明之另一實施例中，提供一種半導體結構，其包含半導體基板，於其中具有至少一pFET裝置區及之至少一nFET裝置區。至少一pFET裝置區包含n井區位於半導體基板之上區域內、第一半導體材料堆疊從下到上包含第一含半導體緩衝層及第一含無摻雜半導體通道層，其中第一半導體材料堆疊之第一含半導體緩衝層直接位於n井區之上表面上、以及pFET閘極材料堆疊直接位於第一含無摻雜半導體通道層之上表面上，其中pFET閘極材料堆疊從下到上包含第一高介電常數閘極介電層、pFET功函數金屬層及第一多晶矽層。至少一nFET裝置區包含p井區位於半導體基板之另一上區域內、第二半導體材料堆疊從下到上包含第二含半導體緩衝層及第二含無摻雜半導體通道層，其中第二半導體材料堆疊之第二含半導體緩衝層直接位於p井區之上表面上、以及nFET閘極材料堆疊直接位於第二含無摻雜半導體通道層之上表面上，其中nFET閘極材料堆疊從下到上包含第二高介電常數閘極介電層、nFET功函數金屬層及第二多晶矽層。
除了上述結構，本案亦提供一種製造半導體結構之方法。於此所提供的方法包含提供半導體基板，其具有井區位於其上區域內。形成半導體材料堆疊於井區頂上。所形成的半導體材料堆疊從下到上包括含半導體緩衝層及含無摻雜半導體通道層，其中半導體材料堆疊之含半導體緩衝層直接位於井區之上表面上。形成閘極材料堆疊直接於含無摻雜半導體通道層之上表面上。閘極材料堆疊從下到上包含高介電常數閘極介電層、功函數金屬層及多晶矽層。
現在參考以下討論及本案伴隨圖式詳細說明本發明，其提供一種包括在半導體基板上具有高介電常數/金屬閘極堆疊之至少一場效電晶體(FET)之半導體結構及其製造方法，其中至少一場效電晶體具有所欲的臨界電壓值、改良的短通道控制、改良的反轉載子移動率以及降低的外部電阻。應注意提供的圖式僅為說明目的並未依比例繪示。
於下文說明中，為了說明本發明提出許多特定細節，例如特定的結構、組件、材料、尺寸、製程步驟以及技術。然而，熟此技藝者應知本發明之各種實施例可不以這些特定細節施行或可以其他特定細節施行。於其他實例中，並未詳細說明熟知的結構或製程步驟，以免模糊本發明各種實施例。
應了解當元件為層、區(區域)、或基板且表示在另一元件「之上」或「上方」時，其可直接於另一元件上或可能有中介元件。相對地，當元件表示為「直接在上」或「直接在上方」即無中介元件。亦應了解當元件表示為與另一元件「連接」或「耦接」，其可直接連接或耦接另一元件，或者可能有中介元件。相對地，當元件表示為與另一元件「直接連接」或「直接耦接」即無中介元件。
參考圖1，顯示可用於本發明實施例之初始結構10。圖1所示之初始結構10包含半導體基板12，其具有井區12B係直接位於半導體基板12之上區域內。井區12B存在於由半導體材料所組成之半導體基板12的下區域12A頂上。
可用於本發明中之半導體基板12(除了井區12B的部分)可包含塊體基板、絕緣層上覆半導體(SOI)基板或混合晶向半導體基板。
當使用塊體半導體基板做為半導體基板12時，塊體半導體基板由任何半導體材料所組成，其包含但不限於Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其他像III/V族化合物半導體。亦可使用這些半導體材料之多層做為塊體半導體之半導體材料。於一實施例中，塊體半導體基板由Si所組成。
當使用SOI基板做為半導體基板12時，SOI基板包含處理基板、位在處理基板上表面的埋式絕緣層以及位在埋式絕緣層上表面的半導體層。SOI基板之處理基板及半導體層可包含相同或不同的半導體材料。於此關於處理基板之半導體材料及半導體層所用的「半導體」一詞意指任何半導體材料，其包含例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其他像III/V族化合物半導體。這些半導體材料的多層亦可用做為處理基板的半導體材料或半導體層。於一實施例中，處理基板及半導體層皆由Si所組成。
處理基板及半導體層可具有相同或不同的晶向。舉例而言，處理基板及/或半導體層的晶向可為{100}、{110}或{111}。除了上述具體指明的晶向，本發明也可使用其他晶向。SOI基板之處理基板及/或半導體層可為單晶半導體材料、多晶材料或非晶材料。典型地，至少半導體層是單晶半導體材料。
SOI基板之埋式絕緣層可為結晶或無結晶氧化物或氮化物。於一實施例，埋式絕緣層為氧化物。埋式絕緣層可為連續的或不連續的。當存在不連續的埋式絕緣區時，絕緣區為由半導體材料所包圍之孤島方式存在。
SOI基板可利用標準製程形成，其包含例如SIMOX(氧離子佈植分離)或層轉移。當使用層轉移製程時，選擇性薄化步驟可跟隨在兩個半導體晶圓接合之後。選擇性薄化步驟將半導體層的厚度降低到具有更希望得到之厚度的層。
SOI基板之半導體層厚度典型從100至1000，更典型為500至700。若半導體層的厚度不在上述其中之一範圍內，可使用例如平坦化或蝕刻之薄化步驟以降低半導體層的厚度到在上述其中之一範圍內的值。
SOI基板之埋式絕緣層典型具有從10至2000的厚度，更典型為從1000至1500的厚度。SOI基板之處理基板的厚度對本發明不重要。
在某些實施例中，使用不同表面區域具有不同晶向之混合半導體基板做為半導體基板12。當使用混合基板時，nFET典型形成在(100)晶面，而pFET典型形成在(110)晶面。混合基板可藉由本領域熟知的技術形成。例如參見美國專利7,329,923號、2005年6月2日公開之美國專利申請案2005/0116290號以及美國專利7,023,055號，各整體內容併入於此做為參考。
在選擇要使用的基板類型後，形成井區12B於半導體基板12之上區域中。井區12B可藉由離子佈植、氣相摻雜以及從形成於基板上且於外擴散程序後移除之包含摻雜質的犧牲層進行外擴散其中之一方法所形成。於一實施例中，使用離子佈植形成井區。
本發明中所形成的井區12B可包含n型摻雜質(即元素週期表中VA族之元素，例如P及As)或p型摻雜質(即元素週期表中IIIA族之元素，例如B、Al及In)。存在於井區12B之摻雜質種類取決於其上要形成的裝置類型。舉例而言，當形成pFET裝置於井區12B上方時，n型摻雜質併入於半導體基板12的上區域中。於另一實例中，當形成nFET裝置於井區12B上方時，p型摻雜質併入於半導體基板12的上區域中。
形成於半導體基板12之上區域內的井區12B具有1×1018 原子/cm3 或更高的摻雜濃度。更具體而言，形成於半導體基板12之上區域內的井區12B具有5×1018 原子/cm3 至2×1019 原子/cm3 的摻雜濃度。在本發明某些實施例中，可在井區佈植後進行退火程序，以在成長含半導體緩衝層及含無摻雜半導體通道層之磊晶製程前修復晶格破損。
在本發明某些實施例中，可於此製程階段或在形成井區前，形成隔離區於半導體基板12中。於本發明另一實施例中，可在形成半導體材料堆疊於基板12頂上後形成隔離區於結構中。後者方案可得到較佳的半導體材料堆疊品質，因為半導體材料堆疊是磊晶成長在未受隔離區中斷的均勻井區上。為簡明之故，本發明之圖1至圖6中並未顯示至少一隔離區。
當形成隔離區時，至少一隔離區可為溝渠隔離區或場氧化隔離區。溝渠隔離區可利用熟此技藝者所熟知的傳統溝渠隔離製程所形成。舉例而言，微影、蝕刻以及利用例如氧化物之介電質填充溝渠，可用於形成溝渠隔離區。選擇性地，在填充溝渠前可形成襯層於溝渠中，在溝渠填充後可執行緻密化程序，也可在溝渠填充後進行平坦化程序。場氧化隔離區可利用所謂局部矽氧化製程所形成。應注意至少一隔離區提供相鄰閘極區之間的隔離，當相鄰閘極具有相反導電性(例如nFET及pFET)時通常有此需要。如此一來，至少一隔離區將nFET裝置區及pFET裝置區分開。圖7顯示其中包含隔離區103的結構，於下文中加以詳述。
參考圖2，顯示圖1之結構在形成半導體材料堆疊14於半導體基板12之井區12B頂上後之圖式。半導體材料堆疊14從下到上包括含半導體緩衝層15及含無摻雜半導體通道層16。如圖所示，含半導體緩衝層15位於井區12B之上表面上且直接接觸井區12B之上表面，而含無摻雜半導體通道層16位於含半導體緩衝層15之上表面上且直接接觸含半導體緩衝層15之上表面。
由於半導體材料堆疊由含無摻雜半導體通道層16所組成且井區12B為重度摻雜，所以上述的井區12B可表示為超陡峭後退井(SSRW)，因為有著在井區12B中摻雜質濃度很高而在含無摻雜半導體通道層16中減少到低摻雜質濃度的摻雜質輪廓。再者，摻雜質濃的變化在薄含半導體緩衝層非常陡峭。就「陡峭」一詞係指陡峭度大於每十倍為5nm的摻雜質梯度。
所使用的含半導體緩衝層15係為任何阻礙摻雜質從井區12B擴散到含無摻雜半導體通道層16的半導體材料。如此一來，含半導體緩衝層15於此也可稱為摻雜質擴散阻障層，即含半導體阻障層。因此，所用的半導體材料種類隨著井區12B中存在的摻雜質種類(即n型摻雜質或p型摻雜質)改變。
於一實施例中，當要形成pFET裝置且井區12B包含n型摻雜質(例如砷)，可使用無摻雜矽(Si)做為含半導體緩衝層15。於另一實施例中，當要形成nFET裝置且井區12B包含p型摻雜質(例如硼)，可使用碳化矽(SiC)做為含半導體緩衝層15。SiC緩衝層可以p型摻雜質摻雜或無摻雜。於一實施例中，p型摻雜質可於磊晶成長程序期間原位導入緩衝層。於另一實施例中，p型摻雜質可在磊晶成長含半導體緩衝層15後利用熟此技藝者所熟知的技術(例如離子佈植及/或氣相摻雜)導入。SiC緩衝層內的p型摻雜質濃度典型為5E18原子/cm3 至2E19原子/cm3 。
在使用SiC做為含半導體緩衝層15之實施例中，在碳化矽合金中的碳原子濃度可為在0.1%及5%之間的固定數值，典型為0.5%及2%之間。選替地，碳化矽合金中的碳原子濃度在垂直方向上可漸變。
含半導體緩衝層15係利用任何傳統磊晶成長程序所形成，其中可使用任何熟知的含半導體前驅劑。由於使用磊晶法形成含半導體緩衝層15，所以層15為具有與下方基板12相同晶向的單晶半導體材料。含半導體緩衝層15的厚度典型為2 nm至20 nm，更典型為5 nm至10 nm的厚度。只要含半導體緩衝層15保持阻礙摻雜質從井區12B擴散到含無摻雜半導體通道層16的能力，亦可使用其他厚度。
所用的含無摻雜半導體通道層16為任何可用做為裝置通道並有助於調整所要形成裝置之臨界電壓的半導體材料。因此，可變化含無摻雜半導體通道層16所用的半導體材料種類。於一實施例中，當要形成pFET裝置時，矽鍺(SiGe)合金可用做為含無摻雜半導體通道層16。於另一實施例中，當要形成nFET裝置時，矽(Si)可用做為含無摻雜半導體通道層16。
含無摻雜半導體通道層16係利用任何傳統磊晶成長程序所形成，其中可使用任何熟知的含半導體前驅劑。由於使用磊晶法形成含無摻雜半導體通道層16，所以層16為具有與下方基板12相同晶向的單晶半導體材料。含無摻雜半導體通道層16的厚度典型為2 nm至20 nm，更典型為5 nm至10 nm的厚度。於本發明中亦可使用其他厚度。
在使用SiGe做為含無摻雜半導體通道層16的實施例中，在矽鍺合金中的鍺原子濃度可為在20%及50%之間的固定數值，典型為30%及40%之間。選替地，矽鍺合金中的鍺原子濃度在垂直方向上可漸變。舉例而言，矽鍺合金中的鍺原子濃度可隨著與含半導體緩衝層15及矽鍺合金間之界面的距離逐漸增加，達到可包含或不包含平高區之高峰，然後一旦距離增加到超過高峰及/或平高區就隨著與含半導體緩衝層15及矽鍺合金間之界面的距離而減少。選擇厚度及鍺原子濃度輪廓(不論鍺原子濃度輪廓為固定或漸變的)，使得含無摻雜半導體通道層16整體維持單晶，且應變鬆弛造成的缺陷密度是在可忽略的程度，即不夠明顯到足以對半導體材料堆疊14中(尤其是含無摻雜半導體通道層16中)之電荷載子移動率有不利的影響。
參考圖3，顯示圖2之結構在形成閘極材料堆疊18於半導體材料堆疊14之上表面上(即含無摻雜半導體通道層16頂上)後之圖式。閘極材料堆疊18從下到上包含高介電常數閘極介電層20、功函數金屬層22及多晶矽層24。
閘極材料堆疊18之高介電常數閘極介電層20包含任何介電常數大於氧化矽之介電常數(例如3.9)的介電材料。典型地，高介電常數閘極介電層20具有大於4.0的介電常數，更典型為大於8.0的介電常數。可用做為高介電常數閘極介電層20之例示高介電常數材料包含但不限於HfO2 、ZrO2 、La2 O3 、Al2 O3 、TiO2 、SrTiO3 、LaAlO3 、Y2 O3 、HfOx Ny 、ZrOx Ny 、La2 Ox Ny 、Al2 Ox Ny 、TiOx Ny 、SrTiOx Ny 、LaAlOx Ny 、Y2 Ox Ny 、其矽酸鹽類及其合金。於一實施例中，使用含Hf的高介電材料(例如HfO2 )做為高介電常數閘極介電層20。亦可使用這些高介電常數材料之多層堆疊做為高介電常數閘極介電層20。各x的值獨立為0.5至3，且各y的值獨立為0至2。
高介電常數閘極介電層20的厚度可依據所形成的技術改變。然而，高介電常數閘極介電層20典型具有0.5 nm至10 nm的厚度，更典型為1.0 nm至5 nm的厚度。所使用的高介電常數閘極介電層20可具有1 nm等級或更小的有效氧化物厚度。
高介電常數閘極介電層20可藉由本領域熟知的技術所形成，包含例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、分子束沉積(MBD)、脈衝式雷射沉積(PLD)、液相源霧狀化學沉積(LSMCD)、原子層沉積(ALD)及其他類似的沉積製程。
功函數金屬層22包含具有功函數的金屬。選擇功函數金屬層22的金屬，以最佳化後續要形成之電晶體的效能。於一實施例中，功函數金屬層22包含矽價帶邊緣金屬，例如Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金。矽價帶邊緣金屬為具有功函數較接近對應矽價帶邊緣之功函數(例如5.10 eV)且較不接近對應矽導帶邊緣之功函數(例如4.00 eV)之金屬。因此，矽價帶邊緣金屬具有大於4.55 eV的功函數。舉例而言，功函數金屬層22可為TiN層。此類功函數金屬典型適合用於pFET裝置。
於另一實施例中，功函數金屬層22包含矽導帶邊緣金屬，例如Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl及其合金。矽導帶邊緣金屬為具有功函數較接近對應矽導帶邊緣之功函數且較不接近對應矽價帶邊緣之功函數之金屬。因此，矽導帶邊緣金屬具有小於4.55 eV的功函數。舉例而言，功函數金屬層22可為TiAl層。此類功函數金屬典型適合用於nFET裝置。
功函數金屬層22可藉由例如物理氣相沉積、化學氣相沉積或原子層沉積(ALD)所形成。典型地，功函數金屬層22的厚度為1 nm至30 nm，更典型為2 nm至10 nm的厚度。
多晶矽層24可利用任何傳統沉積製程所形成，包含如化學氣相沉積、電漿強化化學氣相沉積、化學溶液沉積以及蒸鍍。多晶矽層24於其沉積程序期間可進行原位摻雜。選替地，可在沉積多晶矽層後藉由離子佈植或氣相摻雜將摻雜質導入多晶矽層。多晶矽層24的厚度可依據其用於形成的技術變化。典型地，多晶矽層24具有10 nm至100 nm的厚度，更典型為20 nm至50 nm的厚度。
參考圖4，顯示圖3之結構在圖案化閘極材料堆疊18以提供至少一圖案化閘極堆疊18’(分別包含圖案化高介電常數閘極介電層20’,圖案化功函數金屬層22’,圖案化多晶矽層24’)於半導體材料堆疊14後之圖式。雖然圖中顯示形成單一圖案化閘極堆疊，但是形成複數圖案化閘極堆疊時亦可使用本發明。
閘極材料堆疊18的圖案化包含微影及蝕刻。微影步驟包含首先提供光阻於閘極材料堆疊18的頂上，即多晶矽層24頂上。光阻可包含正型光阻材料、負型光阻材料或混合光阻材料，其各為熟此技藝者所熟知的。光阻可利用任何傳統光阻沉積程序所形成，例如旋轉塗佈、噴塗或蒸鍍。在塗佈光阻於閘極材料堆疊18的上表面上後，光阻曝光於所需圖案的輻射，之後利用傳統光阻顯影劑顯影曝光後的光阻。如此在閘極材料堆疊18上得到圖案化的光阻(未顯示)。圖案化的光阻保護某些下方部分的閘極材料堆疊18，同時暴露出其他下方部分的閘極材料堆疊18。然後可利用乾蝕刻、濕蝕刻或其組合蝕刻下方閘極材料堆疊18之暴露部分。乾蝕刻包含反應式離子蝕刻、電漿蝕刻、離子束蝕刻或雷射消蝕。濕蝕刻包含選擇性移除閘極材料堆疊18之至少一層的化學蝕刻劑。在將圖案轉移到閘極材料堆疊18之一層後，隨時可利用傳統光阻移除製程(例如灰化)移除圖案化光阻。選替地，在移除閘極材料堆疊18之暴露部分時，圖案化光阻可保持在閘極材料堆疊上，且在完成移除閘極材料堆疊18之暴露部分後藉由傳統光阻移除製程(例如灰化)移除。蝕刻可包含單蝕刻或多蝕刻程序，且停在半導體材料堆疊14的上表面。
參考圖5，顯示圖4之結構在至少一閘極堆疊18’之側壁上形成形成內間隙壁26後以及在半導體材料堆疊14中形成延伸區28後之圖式。在某些實施例中，結構中省略了內間隙壁26。當內間隙壁26存在時，內間隙壁26可由包含例如氧化物、氮化物、氮氧化物及其多層之介電材料所組成。於一實施例中，內間隙壁26由氧化物所組成，例如氧化矽。於另一實施例中，內間隙壁26由氮化物所組成，例如氮化矽。內間隙壁26可藉由沉積介電層然後蝕刻所形成。選替地，內間隙壁26可藉由熱製程所形成，例如氧化或氮化。在某些實施例中，可使用前述製程的組合形成內間隙壁26。內間隙壁26具有由基部量測的寬度，其典型為3 nm至20 nm，更典型為5 nm至10 nm的寬度。
延伸區28於此亦可稱為源極/汲極延伸區，其可以至少一圖案化閘極堆疊18’及選擇性的內間隙壁26做為離子佈植遮罩，利用任何已知的延伸離子佈植所形成。如此一來，延伸區28形成於各圖案化閘極堆疊18’的足印。在延伸離子佈植後，可使用退火活化植入的延伸離子。在某些實施例中，延伸區28的活化可延遲到源極/汲極區32形成後。延伸區28的深度可依據所使用的離子佈植及活化退火條件而異。典型地，形成於半導體材料堆疊14中之延伸區28從半導體材料堆疊14之上表面量起有5 nm至20 nm的深度。
參考圖6，顯示圖5之結構在形成外間隙壁30後及在半導體材料堆疊14中形成源極區與汲極區(於此通稱源極/汲極區32)後之圖式。
如圖6所示，在某些實施例中，外間隙壁30可形成鄰接內間隙壁26。在其他實施例中，外間隙壁30可形成於各閘極堆疊18’之側壁上。外間隙壁30可由包含例如氧化物、氮化物、氮氧化物及其多層之介電材料所組成。於一實施例中，外間隙壁30由氧化物所組成，例如氧化矽。於另一實施例中，外間隙壁30由氮化物所組成，例如氮化矽。外間隙壁30典型由不同於內間隙壁26的材料所組成，但並非絕對。外間隙壁30可藉由沉積介電層然後蝕刻所形成。選替地，外間隙壁30可藉由熱製程所形成，例如氧化或氮化。在某些實施例中，可使用前述製程的組合形成外間隙壁30。外間隙壁30典型由基部量測具有大於內間隙壁26之寬度的寬度。典型地，外間隙壁30具有10 nm至50 nm的寬度，更典型為15 nm至30 nm的寬度。
源極/汲極區32可以至少圖案化閘極堆疊18’、選擇性的內間隙壁26及外間隙壁30作為離子佈植遮罩，利用任何已知的源極/汲極離子佈植程序所形成。如此一來，源極/汲極區32也形成於各圖案化閘極堆疊18’的足印。在源極/汲極離子佈植後，可使用退火活化植入的摻雜質離子。源極/汲極區32的深度比延伸區28還要深得多，且可依據所使用的離子佈植及活化退火條件而異。典型地，源極/汲極區32形成於半導體材料堆疊14且典型於井區12B之上部內。源極/汲極區32從半導體材料堆疊14之上表面量起有20 nm至100 nm的深度。
在某些實施例中，現在可利用任何能形成金屬半導體合金於半導體材料堆疊14頂上之製程形成金屬半導體合金接觸。於一實施例中，金屬半導體合金接觸可利用矽化製程所形成。矽化製程可自行對準外間隙壁30的外緣。矽化製程包含形成與半導體材料反應時能形成金屬半導體合金的金屬。用於形成金屬半導體合金接觸的金屬包含但不限於鉭、鈦、鎢、釕、鈷、鎳或這些材料的任何合適組合。在金屬頂上可形成例如氮化鈦或氮化鉭之擴散阻障層。執行退火，在金屬與下方半導體材料間造成反應，而形成金屬半導體合金區。典型地，在至少250℃或以上的溫度執行退火。可使用單退火步驟或多重退火步驟。在執行退火後，移除任何未反應的金屬及選擇性的擴散阻障層。在某些實施例中，於本發明此步驟期間，金屬半導體合金接觸可直接形成於圖案化閘極堆疊18’頂上。
在本發明的某些實施例中，可使用上述製程步驟以及傳統阻擋遮罩技術形成CMOS結構100，例如圖7所示。圖7所示的結構100包含半導體基板12，其具有藉由隔離區103分開的至少一pFET裝置區102及至少一nFET裝置區104。半導體基板12包含由半導體材料組成的下區域12A以及上井區。在至少一pFET裝置區102內的井區標示為106，而在至少一nFET裝置區104內的井區標示為106’。井區106、106’利用上述井區12B之方法製造。應注意在至少一pFET裝置區102內的井區106包含n型摻雜質，而在至少一nFET裝置區104內的井區106’包含p型摻雜質。可利用阻擋遮罩在選擇性擋住其中一個裝置區時形成另一個裝置區的井區，而形成不同導電性的井區106、106’。
圖7所示之結構100也包含位於至少一pFET裝置區102內的至少一pFET 108以及位於位於至少一nFET裝置區104內的至少一nFET 110。
各FET(即pFET 108及nFET 110)包含高介電常數閘極介電層(標示為112及112’)、功函數金屬層(標示為114及114’)以及多晶矽層(標示為116及116’)。至少一pFET 108之高介電常數閘極介電層112可與至少一nFET 110之高介電常數閘極介電層112’相同或不同。可使用阻擋遮罩技術達到不同高介電常數閘極介電層。高介電常數閘極介電層112、112’可包含上述高介電常數閘極介電層20其中之一高介電常數材料。再者，高介電常數閘極介電層112、112’可由上述高介電常數閘極介電層20之方式製成並具有上述高介電常數閘極介電層20之厚度。
在至少一pFET 108中所含的功函數金屬層114包含上述適合用於pFET裝置之功函數金屬層22其中之一功函數金屬。類似地，在至少一nFET 110中所含的功函數金屬層114’包含上述適合用於nFET裝置之功函數金屬層22其中之一功函數金屬。功函數金屬層114及114’可使用上述形成功函數金屬層22其中之一製程所形成。再者，功函數金屬層114、114’可具有在上述功函數金屬層22厚度範圍內的厚度。再者，可使用阻擋遮罩技術形成功函數金屬層114、114’。
多晶矽層116、116’可由上述多晶矽層24的方式製成，且具有上述多晶矽層24的厚度。多晶矽層16在所存在的摻雜質種類方面可與多晶矽層16’相同或不同。舉例而言，多晶矽層116典型包含p型摻雜質，而多晶矽層116’典型包含n型摻雜質。再者，可使用阻擋遮罩技術形成多晶矽層116、116’。於其他實施例中，多晶矽層116及116’皆可以p型摻雜質或n型摻雜質進行摻雜。
圖7所示之各FET亦包含內間隙壁26及外間隙壁30，其係如上述方式製成且包含上述材料。
至少一pFET 108位在半導體材料堆疊118上，而至少一nFET 110位在半導體材料堆疊118’上。半導體材料堆疊118從下到上包括含無摻雜半導體(典型為Si)緩衝層120及含無摻雜半導體(典型為SiGe合金)通道層122。半導體材料堆疊118’從下到上包括含無摻雜或摻雜的半導體(典型為SiC)緩衝層120’及含無摻雜半導體(典型為Si)通道層122’。半導體材料堆疊118、118’可使用上述關於半導體材料堆疊14之相同技術所製成。
圖7所示之結構亦包含源極/汲極延伸區124、124’以及源極/汲極區126/126’，其係使用上述形成源極/汲極延伸區28及源極/汲極區32相同的技術所形成。可針對要製造的裝置類型適當地摻雜源極/汲極延伸區124/124’以及源極/汲極區126/126’。
雖然本發明已特別顯示及說明各種實施例，但是熟此技藝者當知在不悖離本發明精神與範疇下在形式及細節上可有前述及其他變化。因此，本發明不限於所述或所示的確實形式及細節，而以落入所附申請專利範圍為準。
10．．．初始結構
12．．．半導體基板
12A．．．下區域
12B．．．井區
14．．．半導體材料堆疊
15．．．含半導體緩衝層
16．．．含無摻雜半導體通道層
18．．．閘極材料堆疊
18’．．．圖案化閘極堆疊
20、20’．．．高介電常數閘極介電層
22、22’．．．功函數金屬層
24、24’．．．多晶矽層
26．．．內間隙壁
28．．．延伸區
30．．．外間隙壁
32．．．源極/汲極區
100．．．CMOS結構
102．．．pFET裝置區
103．．．隔離區
104．．．nFET裝置區
106．．．井區
106’．．．井區
108．．．pFET
110．．．nFET
112、112’．．．高介電常數閘極介電層
114、114’．．．功函數金屬層
116、116’．．．多晶矽層
118、118’．．．半導體材料堆疊
120．．．含無摻雜半導體緩衝層
120’．．．含無摻雜或摻雜的半導體緩衝層
122．．．含無摻雜半導體通道層
122’．．．含無摻雜半導體通道層
圖1為顯示包含半導體基板之初始結構之截面示意圖，其中在半導體基板之上區域內具有井區。
圖2為顯示圖1之初始結構在形成半導體材料堆疊後之截面示意圖，其中半導體材料堆疊從下到上包括含半導體緩衝層及含無摻雜半導體通道層直接位於半導體基板之井區頂上。
圖3為顯示圖2之結構在形成閘極材料堆疊於半導體材料堆疊之上表面上後之截面示意圖。
圖4為顯示圖3之結構在圖案化閘極材料堆疊以提供至少一圖案化閘極堆疊於半導體材料堆疊上後之截面示意圖。
圖5為顯示圖4之結構在至少一圖案化閘極堆疊上形成內間隙壁後及在半導體材料堆疊中形成延伸區後之截面示意圖。
圖6為顯示圖5之結構在形成外間隙壁後及在半導體材料堆疊中與井區上部形成源極區及汲極區後之截面示意圖。
圖7為顯示可利用圖1至圖6所述之基本製程步驟及阻擋遮罩技術所形成的CMOS結構之截面示意圖。
12．．．半導體基板
12A．．．下區域
12B．．．井區
14．．．半導體材料堆疊
15．．．含半導體緩衝層
16．．．含無摻雜半導體通道層
18．．．閘極材料堆疊
20．．．高介電常數閘極介電層
22．．．功函數金屬層
24．．．多晶矽層

Claims (15)

  1. 一種半導體結構，包含：一半導體基板，具有一井區位於其一上區域內；一半導體材料堆疊，從下到上包含一含半導體緩衝層及一含無摻雜半導體通道層，其中該半導體材料堆疊之該含半導體緩衝層直接位於該井區之一上表面上；以及一閘極材料堆疊，直接位於該含無摻雜半導體通道層之一上表面上，其中該閘極材料堆疊從下到上包含一高介電常數閘極介電層、一功函數金屬層及一多晶矽層。
  2. 如申請專利範圍第1項所述之半導體結構，其中該井區包含n型摻雜質並具有5x1018 原子/cm3 或更大的摻雜質濃度，且其中該含半導體緩衝層包含無摻雜Si，且該含無摻雜半導體通道層包含SiGe合金。
  3. 如申請專利範圍第2項所述之半導體結構，其中該功函數金屬層為包含一矽價帶邊緣金屬之一pFET功函數金屬層，且其中該矽價帶邊緣金屬包含Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN或其合金。
  4. 如申請專利範圍第1項所述之半導體結構，其中該井區包含p型摻雜質並具有5x1018 原子/cm3 或更大的摻雜質濃度；其中該含半導體緩衝層包含無摻雜或p型摻雜的SiC，且該含無摻雜半導體通道層包含Si；其中該功函數金屬層為包含一矽導帶邊緣金屬之一nFET功函數金屬層，且其中該矽導帶邊緣金屬包含Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、TiAl或其合金。
  5. 一種半導體結構，包含：一半導體基板，具有至少一pFET裝置區及至少一nFET裝置區位於其中；其中該至少一pFET裝置區包含一n井區位於該半導體基板之一上區域內、一第一半導體材料堆疊，其從下到上包含一第一含無摻雜半導體緩衝層及一第一含無摻雜半導體通道層，其中該第一半導體材料堆疊之該第一含無摻雜半導體緩衝層直接位於該n井區之一上表面上、以及一pFET閘極材料堆疊直接位於該第一含無摻雜半導體通道層之一上表面上，其中該pFET閘極材料堆疊從下到上包含一第一高介電常數閘極介電層、一pFET功函數金屬層及一第一多晶矽層；以及其中該至少一nFET裝置區包含一p井區位於該半導體基板之另一上區域內、一第二半導體材料堆疊，其從下到上包含一第二含半導體緩衝層及一第二含無摻雜半導體通道層，其中該第二半導體材料堆疊之該第二含半導體緩衝層直接位於該p井區之一上表面上、以及一nFET閘極材料堆疊直接位於該第二含無摻雜半導體通道層之一上表面上，其中該nFET閘極材料堆疊從下到上包含一第二高介電常數閘極介電層、一nFET功函數金屬層及一第二多晶矽層。
  6. 如申請專利範圍第5項所述之半導體結構，其中該n井區包含n型摻雜質並具有5x1018 原子/cm3 或更大的摻雜質濃度，且該p井區包含p型摻雜質並具有5x1018 原子/cm3 或更大的摻雜質濃度。
  7. 如申請專利範圍第5項所述之半導體結構，其中該第一含無摻雜半導體緩衝層包含Si，且該第一含無摻雜半導體通道層包含SiGe合金。
  8. 如申請專利範圍第5項所述之半導體結構，其中該pFET功函數金屬層包含一矽價帶邊緣金屬，以及其中該矽價帶邊緣金屬包含Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN或其合金。
  9. 如申請專利範圍第5項所述之半導體結構，其中該第二含半導體緩衝層包含無摻雜或p型摻雜的SiC，且該第二含無摻雜半導體通道層包含Si。
  10. 如申請專利範圍第5項所述之半導體結構，其中該nFET功函數金屬層包含一矽導帶邊緣金屬，以及其中該矽導帶邊緣金屬包含Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、TiAl或其合金。
  11. 一種製造一半導體結構之方法，包含：提供一半導體基板，具有一井區位於其一上區域內；形成一半導體材料堆疊於該井區頂上，其中該半導體材料堆疊從下到上包含一含半導體緩衝層及一含無摻雜半導體通道層，其中該半導體材料堆疊之該含半導體緩衝層直接位於該井區之一上表面上；以及形成一閘極材料堆疊直接於該含無摻雜半導體通道層之一上表面上，其中該閘極材料堆疊從下到上包含一高介電常數閘極介電層、一功函數金屬層及一多晶矽層。
  12. 如申請專利範圍第11項所述之方法，其中該井區藉由導入濃度大於5x1019 原子/cm3 的n型摻雜質於該基板之該上區域內而形成。
  13. 如申請專利範圍第12項所述之方法，其中形成該半導體材料堆疊之步驟包含磊晶成長一無摻雜Si層做為該含半導體緩衝層，以及磊晶成長一SiGe合金層做為該含無摻雜半導體通道層，以及其中形成該閘極材料堆疊之步驟包含選擇並沉積一pFET功函數金屬層做為該功函數金屬層，其中該pFET功函數金屬層為一矽價帶邊緣金屬。
  14. 如申請專利範圍第11項所述之方法，其中該井區藉由導入濃度大於5x1018 原子/cm3 的p型摻雜質於該基板之該上區域內而形成，其中形成該半導體材料堆疊之步驟包含磊晶成長一無摻雜或p型摻雜SiC層做為該含半導體緩衝層，以及磊晶成長一Si層做為該含無摻雜半導體通道層，以及其中形成該閘極材料堆疊之步驟包含選擇並沉積一nFET功函數金屬層做為該功函數金屬層，其中該nFET功函數金屬層為一矽導帶邊緣金屬。
  15. 如申請專利範圍第12項所述之方法，更包含：提供另一井區位於該半導體基板之一上區域內；形成另一半導體材料堆疊於該另一井區頂上，其中該另一半導體材料堆疊從下到上包含另一含半導體緩衝層及另一含無摻雜半導體通道層，其中該另一半導體材料堆疊之該另一含半導體緩衝層直接位於該另一井區之一上表面上；以及形成另一閘極材料堆疊直接於該另一含無摻雜半導體通道層之一上表面上，其中該另一閘極材料堆疊從下到上包含另一高介電常數閘極介電層、另一功函數金屬層及另一多晶矽層。
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