CN110444545A - 包括电容元件的集成电路和制造方法 - Google Patents

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Abstract

本申请的各实施例涉及包括电容元件的集成电路和制造方法。集成电路的电容元件包括第一电极和第二电极。第一电极由位于掺杂有第一导电类型的半导体阱上方的第一导电层形成。第二电极由位于半导体阱的第一导电层上方的第二导电层形成。第二电极还由半导体阱内的表面区域形成，该表面区域高度掺杂有与第一导电类型相反的第二导电类型，其中表面区域位于第一导电层下方。电极间电介质区域将第一电极和第二电极电分离。

Description

包括电容元件的集成电路和制造方法
相关申请的交叉引用
本申请要求于2018年5月2日提交的法国专利申请号1853778的优先权，其内容在法律允许的最大范围内通过引用整体并入本文。
技术领域
本发明的实施例和实现涉及集成电路，特别是低压电容元件。
背景技术
实际上，用于处理集成电路的射频信号的部件和模拟部件特别需要具有用于低电压(通常用于其端子处接近0V的电压)的线性电容值的电容器。
例如，在0.0V和0.5V之间，小于电容值的10％至15％的变化被认为是可接受的。
通常，这种电容器是由通过例如MOM(金属-氧化物-金属)类型的电介质层分离的导电材料的两层的界面制成的。
然而，根据该方法(MOM类型)制成的电容器具有例如大约3fF/μm2的相对低的每单位面积的电容值，并且可以占到集成电路的模拟部件的容量的10％，以及用于处理集成电路的射频信号的部件的容量的50％。
用于MOS(金属-氧化物-硅)类型的电容器的常规技术在表面电容值方面提供了更好的性能，但在低电压变化方面提供了更差的性能。
因此，值得增加集成电路电容器的表面电容值，同时保持该低电压值的可接受的变化。
发明内容
为此，根据一个方面，提出了一种集成电路，包括具有第一导电类型的半导体阱和至少一个电容元件，至少一个电容元件包括：第一电极，包括位于具有第一导电类型的半导体阱上方的第一导电层；第二电极，包括在第一层上方的第二导电层、高度掺杂有与第一导电类型相对的第二导电类型的表面区域，该表面区域位于阱中以及阱的表面上和第一层下方；以及将第一电极和第二电极分离的电极间电介质区域。
位于阱表面上的，高度掺杂有与阱的第一导电类型相反的第二导电类型的表面区域形成具有高密度少数载流子的局部区域，允许通过反转进行线性操作(即，具有电容值的有限变化)并通过反转引入表面电容值的增加。电容元件还表现出良好的累积性能。
例如，根据该方面的电容元件的表面电容值可以是大约9fF/μm2。
根据一个实施例，表面区域在阱的面对第一导电层的整个表面之上延伸。
实际上，在第二电极和第一电极的界面处的阱的整个表面之上的表面区域的存在允许改善低压电容值的线性。
例如，上述表面积的厚度小于10nm，优选地小于5nm。
根据一个实施例，电介质区域包括在第一导电层和表面区域之间的第一电介质层，例如隧道氧化物，以及在第一导电层和第二导电层之间的第二电介质层，例如栅极氧化物。
根据一个实施例，电容元件包括：高度掺杂有第一导电类型的第一触点，其将阱电连接到第二电极，以及高度掺杂有第二导电类型的第二触点，其将表面区域电连接到第二电极。
因此，在第二电极与阱电连接并包括第二导电层的情况下，第一和第二电极之间的界面的表面位于第一导电层的任一侧上。与常规配置相比，这允许表面电容值加倍。
根据一个实施例，集成电路包括分别包含所述至少一个电容元件的去耦电容器和/或补偿电路和/或射频信号接收线滤波器。
根据另一方面，提出了一种用于电容元件的制造方法，包括：形成第一电极，其包括在具有第一导电类型的半导体衬底上形成第一导电层；形成第二电极，其包括在第一层上形成第二导电层并在第一层的下方和阱的表面上设置高度掺杂有与第一导电类型相对的第二导电类型的表面区域；以及形成电分离第一电极和第二电极的电极间电介质区域。
根据一个实施例，在半导体阱的面对第一导电层的整个表面上进行表面区域的设置。
根据一个实施例，表面区域的设置被配置为形成上述表面区域，其厚度小于10nm，优选小于5nm。
根据一个实施方案，表面区域的设置利用20keV的能量和3.0×1013cm-2的表面浓度执行。
根据一个实施例，电介质区域的形成包括在第一导电层和表面区域之间形成第一电介质层，以及在第一导电层和第二导电层之间形成第二电介质层。
根据一个实施例，该方法包括形成高度掺杂有第一导电类型的第一触点以将阱电连接到第二电极，以及形成高度掺杂有第二导电类型的第二触点以将表面区域电连接到第二电极。
根据一个实施例，第一导电层的上述形成是包括还共同形成浮栅晶体管的浮栅的步骤的一部分，所述第二导电层的上述形成是包括还共同形成所述浮栅晶体管的控制栅极的步骤的一部分，所述表面区域的上述设置是包括还共同在所述浮栅晶体管的沟道区域中形成反作用设置的步骤的一部分，并且所述电极间电介质区域的共同形成是包括还共同在所述浮栅和所述沟道区域之间形成电介质层以及在所述浮栅和所述控制栅极之间形成电介质层的步骤的一部分。
因此，根据该实施例的电容元件的制造在提供用于制造浮栅晶体管的上述步骤的实现的技术链中完全没有。
附图说明
通过阅读绝不是限制性的实施例的详细描述和本发明的实现并且参考附图，本发明的其它优点和特征将变得显而易见，其中：
图1是集成电路的电容元件的截面图；
图2示出了电容元件的特征的示例；
图3示出了包括去耦电容器的实施例；
图4示出了包括补偿电路的实施例；
图5示出了包括用于射频信号滤波器组件的电容器的实施例；和
图6表示根据本发明的制造方法的实现。
具体实施方式
图1是集成电路C1的电容元件C的截面图，该集成电路C1包括由位于它们之间的电极间电介质电分离的第一电极E1和第二电极E2。
电容元件C位于具有第一导电类型的半导体阱PW上，更具体地，位于阱PW的被称为有源区域的区域上，即未被横向隔离区域STI覆盖的部分。
在这种情况下，阱PW是下面的半导体衬底的上部的一部分，但显然可以是“三阱”型的隔离阱。
例如，第一导电类型是P型，因此，与第一导电类型相反的第二导电类型是N型。也可以考虑相反的情况。
例如浅沟槽隔离型的横向隔离区域STI允许与阱PW相邻的有源区域被电隔离。
第一电极E1包括例如由掺杂的多晶硅制成的第一导电层P1，其覆盖有源区的表面的大部分(即，例如，除了在下文中提到第一触点和第二触点P+、N+之外的表面的全部)。
第一电介质层OxT将有源区的表面与第一层P1分离。例如，第一电介质层OxT是隧道氧化物类型的氧化硅，其厚度约为7nm。
第二电极E2包括位于第一层P1上方的例如由掺杂的多晶硅制成的第二导电层P2。
第二电介质层OxG将第一层P1和第二层P2分离。例如，第二电介质层OxG是氧化硅-氮化物-氧化物堆叠类型(通常表示为“ONO”)的高压栅极氧化物。
第二电极E2还包括在阱PW的表面上的表面区域NS。
根据一个实施例，阱PW经由高度掺杂有第一导电类型的第一触点P+电连接到第二电极E2，允许低电阻欧姆耦合。
表面区域NS高度掺杂有与第一导电类型相反的第二导电类型，并且位于阱PW中以及第一层P1下方的阱PW的表面上。
考虑到衬底PW和表面区域NS的掺杂剂的相反电导率，表面区域NS被称为“反作用设置的”。
反作用设置的表面区域NS有利地在阱PW的表面之上延伸，该表面面对第一层P1的全部。
实际上，如果表面区域在第二电极E2与第一电极E1的界面处的阱PW的部分的全部之上延伸，则对于接近0V(电容元件C的两个电极之间的电压)的电压，电容元件C的电容值更稳定(线性)。
根据一个特定实施例，电容元件C不包括在阱PW中竖直延伸的沟槽，并且包括由隔离罩包围并且电耦合到第一电极E1的中心导电部分。
因此，由于它没有被沟槽“切割”，所以反作用设置的表面区域NS在面对第一层P1的全部的阱PW的表面之上延伸。
利用为第二电极E2提供界面的阱PW的表面，第一电极E1因此被表面区域完全覆盖，电容元件C的电容值在接近0V的电压下有利地是线性的。
反作用设置的表面区域NS的深度越浅，少数载流子的添加将越靠近阱PW和第一电介质层OxT之间的界面。这提供了更好的性能。
例如，反作用设置的表面区域NS的深度小于10nm，优选小于5nm。
反作用设置的表面区域NS经由高度掺杂有第二导电类型的第二触点N+电连接到第二电极E2，允许与所述表面区域NS的低电阻欧姆耦合。
因此，当在累积状态下偏置电容元件C的电极时，阱PW经由第一触点P+偏置到第二电极E2的电压，并且当在反转状态下偏置电容元件C的电极时，表面区域NS经由第二触点N+偏置到第二电极E2的电压。
图2示出了电容元件C的实施例的特征的示例。
所示的特征是针对反作用设置的表面区域NS的各种少数载流子浓度的作为电容元件C的端子上的电压VE1－VE2的函数的表面电容值F/m2。
这些结果对应于在P型硅衬底中的N型掺杂剂(例如砷)的反作用设置，以形成所述表面区域NS。
对于电容元件C的端子上的-4V和+4V之间的电压VE1－VE2，表面电容值F/mm2以5fF/μm2至9fF/μm2(毫微微法拉每平方微米)的范围示出。
曲线C1对应于不包括反作用设置的表面区域的电容元件。
曲线C2对应于包括反作用设置的表面区域NS的电容元件，表面区域NS的表面浓度为1.0×1013cm-2。
曲线C3对应于包括反作用设置的表面区域NS的电容元件，表面区域NS的表面浓度为2.0×1013cm-2。
曲线C4对应于包括反作用设置的表面区域NS的电容元件，表面区域NS的表面浓度为3.0×1013cm-2。
四条曲线C1至C4所示的特征各自包括两个稳定的状态，对于基本负电压称为累积状态Acc，对于基本正电压称为反转状态Inv，以及对于接近0V的电压为在上述累积状态和上述反转状态之间的瞬态状态Trs。
累积状态和反转状态中的表面电容值基本上恒定且相等，并且瞬态状态在两个稳定状态之间具有急性空洞(即负尖峰)。
对于每个特征C1至C4，在相应的电容元件的阈值电压处达到最小电容值(即，在负尖峰的空洞中)。
应注意，即使曲线C1表示不包括反作用设置的表面区域的结构，根据该特征，曲线C1对应于包括少数载流子源(诸如仅第二触点N+)的结构。在没有少数载流子源(诸如仅第二触点N+)的情况下，反转状态中的电容值根据显示弧-余切函数的轮廓的曲线呈现曲线C10的轮廓，即累积状态中的高稳定值，在反转状态中小于高稳定值的低稳定值。
例如，稳定状态Acc、Inv的电容值约为9fF/μm2，并且在各自的阈值电压处，瞬态状态Trs的空洞下降到基本上6fF/μm2至5.5fF/μm2。
图2的曲线C1至C4表明，表面区域NS的反作用设置的效果是与上述表面区域NS的表面浓度成比例地减小阈值电压的值。
阈值电压值的减小伴随着所考虑的曲线的全部的向左平移运动(在图2的方向上)。
因此，当不包括反作用设置的表面区域(曲线C1)的电容元件的阈值电压约为+0.7V时包括具有高表面浓度(曲线C4)的反作用设置的表面区域NS的电容元件的阈值电压约为-1.6V。
此外，降低阈值电压允许瞬态状态向负电压移位(在这种情况下，对于曲线C4，在-2V和0V之间)，并且因此允许在反转状态中在电压接近0V处获得稳定的电容值。
实际上，根据实施例(例如，如曲线C4所表征的)，电容值变化不超过0V和0.5V之间的稳定值的5％并且不超过0V和4V之间的稳定值的10％。
图3示出了一个实施例，其中集成电路C1包括例如连接在集成电路C1的组件的电源端子和接地端子之间的去耦电容器Cdec。
因此，电容元件C可以属于去耦电容器Cdec，特别是由于其在表面电容值和普遍性方面的性能。
实际上，去耦电容器Cdec可以包括例如在集成电路C1的不同点处的类似电容元件C的多个实施例，并联耦合以便为去耦电容器Cdec获得期望的电容值。
图4示出了一个实施例，其中集成电路CI包括补偿电路Comp，诸如通过在输入值之上的输出值的电容效应滤波的反馈。
因此，电容元件C可以属于应用于射频信号的补偿电路Comp，特别是由于其在低电压下的线性度方面的性能。
图5示出了一个实施例，其中集成电路CI包括射频信号RF接收线RX，其包括滤波器组件，例如包括电阻元件R和电容元件C的滤波器RC。
图6示出了一方面用于制造电容元件C的方法的实施例，另一方面示出了用于制造存储器单元的方法的实施例。
实际上，制造电容元件C的步骤可以被包括在为包括浮栅晶体管的存储器单元提供的制造步骤中。
根据一个实施例，用于制造电容元件C的方法包括形成第一电极、形成第二电极并形成电分离第一电极和第二电极的电极间电介质区域。
第一电极、第二电极和电极间电介质区域的形成不是一个接一个地实现，而是明显包括复杂的制造子步骤并逐渐导致由电极电介质区相互分离开上述电极的产生。
第一电极的形成的一个实施例包括在具有第一导电类型的半导体阱上形成第一导电层613。
第二电极的形成的一个实施例包括在第一层上形成第二导电层615并在第一层下方和阱的第一层上设置611高度掺杂有第二导电类型的表面区域，该第二导电类型与第一导电类型相反。
电极间电介质区域612、614的形成的一个实施例包括在第一导电层和表面区域之间形成第一电介质层612，以及在第一导电层和第二导电层之间形成第二电介质层614。
该方法的一个实施例还包括形成616高度掺杂有第一导电类型的第一触点，旨在将阱电连接到第二电极；以及高度掺杂有第二导电类型的第二触点，旨在将表面区域电连接到第二电极。
根据有利地适用于包括非易失性存储器的集成电路的一个实施例，这些子步骤例如以图6中所示的顺序执行。
在第一步骤601期间，表面区域611的设置在衬底的阱中实现，该阱用于接纳电容元件C。
在第一步骤601期间，未来浮栅晶体管的沟道区域附近的反作用设置621也同时在另一个阱中实现，该另一个阱用于接纳包括浮栅晶体管的非易失性存储器单元。
表面区域的设置611和沟道区域的反作用设置621具有完全相同的特征。例如，反作用设置611、621利用20keV的能量和3.0×1013cm-2的表面浓度制造，并且被配置为形成小于10nm厚，优选小于5nm厚的表面区域。
此外，根据一个实施例，表面区域611的上述设置在阱的面对未来的第一导电层定位的整个表面之上执行。
因此，只有制造存储器单元的反作用设置621的掩模必须适于在第一共同步骤601期间实现电容元件的表面区域611的设置。
在第二步骤602期间，在形成存储器单元浮栅晶体管的电介质隧道622的同时实现电容元件的第一电介质层612的形成。
例如，在第二步骤602期间，在衬底的暴露部分(称为有源区域)上生长7nm厚的氧化硅SiO2。
在第三步骤603期间，在形成存储器单元浮栅晶体管的浮栅623的同时实现电容元件的第一导电层613的形成。
例如，第三步骤603包括沉积和蚀刻掺杂的多晶硅。
类似地，只有产生存储器单元的浮栅623的掩模必须适于在第三共同步骤603期间实现电容元件的第一导电层613的形成。
在第四步骤604期间，在形成存储器单元浮栅晶体管的高压控制栅极电介质624的同时实现电容元件的第二电介质层614的形成。
例如，在第四步骤604期间，在第一层和浮栅上形成二氧化硅层SiO2、氮化硅Si3N4和二氧化硅SiO2的“ONO”堆叠。
在第五步骤605期间，在形成存储器单元浮栅晶体管的控制栅极625的同时实现电容元件的第二导电层615的形成。
例如，第五步骤605包括沉积和蚀刻掺杂的多晶硅。
类似地，只有产生存储器单元的控制栅极625掩模必须适于在第五共同步骤605期间实现电容元件的第二导电层615的形成。
在第六步骤606期间，在形成存储器单元浮栅晶体管或集成电路的另一部分的漏极或源极区域类型626的触点的同时实现电容元件的触点616的形成。
实际上，例如，电容元件的第二触点N+可以与具有第二导电类型的浮栅晶体管的源区和漏区同时形成。
在这种情况下，集成电路的另一部分，例如存储器单元的控制逻辑部分，可以包括MOS型的互补构造，并且因此需要与第一导电类型和第二导电类型两者高度集成的触点。
半导体阱的第二导电层和形成第二电极的表面区域的电连接可以例如通过穿过第一互连层的电触点(通常表示为“FEOL”(前端线))来产生。
因此，已经描述了用于制造电容元件的方法的实施例，该方法仅需要适应用于制造包括浮栅晶体管的存储器单元的方法的实施例的一些掩模步骤。因此，当该方法包括在提供这种存储器单元的制造的方法中时，该方法在制造步骤和制造成本方面是自由的。
此外，本发明不限于这些实施例和实施方式，而是包括所有变型，其中电容元件的特征的数值绝不是在最严格意义上的限制，而是指示一个数量级，例如，在给定值的10％，优选为5％。此外，参考图6描述的根据本发明的方法明显适用，而无需同时生产存储器单元。

Claims (15)

1.一种集成电路，包括：
掺杂有第一导电类型的半导体阱；和
至少一个电容元件，包括：
位于所述半导体阱上方的第一导电层，所述第一导电层形成第一电容器电极；
所述第一导电层上方的第二导电层；和
高度掺杂有与所述第一导电类型相反的第二导电类型的表面区域，所述表面区域位于所述半导体阱中并且位于所述半导体阱的表面处并且位于所述第一导电层下方；和
电极间电介质区域，将所述第一导电层从所述第二导电层和所述表面区域中的每个分离；
其中所述第二导电层和所述表面区域形成第二电容器电极。
2.根据权利要求1所述的集成电路，其中所述表面区域在所述阱的面对所述第一导电层的整个表面之上延伸。
3.根据权利要求1所述的集成电路，其中所述表面区域的厚度小于10nm，优选地小于5nm。
4.根据权利要求1所述的集成电路，其中所述表面区域的厚度小于5nm。
5.根据权利要求1所述的集成电路，其中所述电极间电介质区域包括在所述第一导电层和所述表面区域之间的第一电介质层，以及在所述第一导电层和所述第二导电层之间的第二电介质层。
6.根据权利要求1所述的集成电路，其中所述电容元件还包括：高度掺杂有所述第一导电类型的第一触点，将所述半导体阱电连接到所述第二电极；以及高度掺杂有所述第二导电类型的第二触点，将所述表面区域电连接到所述第二电极。
7.根据权利要求1所述的集成电路，其中所述至少一个电容元件形成以下项中的一项：去耦电容器、补偿电路或射频信号滤波器电容器。
8.一种制造电容元件的方法，包括：
在掺杂有第一导电类型的半导体阱的上方形成第一导电层；
在所述第一导电层的上方形成第二导电层；
在所述半导体阱中和所述半导体阱的表面处设置高度掺杂有与所述第一导电类型相反的第二导电类型的表面区域；和
形成电极间电介质区域，所述电介质区域将所述第一导电层从所述第二导电层和表面区域中的每个电分离；
其中所述第一导电层形成第一电容器电极，所述第二导电层和所述表面区域形成第二电容器电极。
9.根据权利要求8所述的方法，其中在所述半导体阱的面对所述第一导电层的整个表面上进行所述表面区域的设置。
10.根据权利要求8所述的方法，其中所述表面区域的厚度小于10nm，优选地小于5nm。
11.根据权利要求8所述的方法，其中所述表面区域的厚度小于5nm。
12.根据权利要求8所述的方法，其中设置表面区域包括利用20keV的能量和3.0×1013cm-2的表面浓度来注入掺杂剂。
13.根据权利要求8所述的方法，其中形成所述电极间电介质区域包括在所述第一导电层和所述表面区域之间形成第一电介质层，以及在所述第一导电层和所述第二导电层之间形成第二电介质层。
14.根据权利要求8所述的方法，还包括在所述半导体阱中形成第一触点，所述第一触点高度掺杂有所述第一导电类型以使所述阱与所述第二电极电连接，以及在所述半导体阱中形成第二触点，所述第二触点高度掺杂有所述第二导电类型以使所述表面区域与所述第二电极电连接。
15.根据权利要求8所述的方法，其中形成所述第一导电层是还用于共同形成浮栅晶体管的浮栅的步骤的一部分，其中形成所述第二导电层是还用于共同形成所述浮栅晶体管的控制栅极的步骤的一部分，其中设置所述表面区域是还用于共同在所述浮栅晶体管的沟道区域中形成反作用设置的步骤的一部分，并且其中形成所述电极间电介质区域是还用于共同在所述浮栅和所述沟道区域之间形成电介质层以及在所述浮栅和所述控制栅极之间形成电介质层的步骤的一部分。
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