JP5101079B2 - 半導体装置 - Google Patents

Description

本発明は、デカップリング容量を備える半導体装置に関する。

特許文献１〜１３に記載されているように、半導体装置での電源電圧に対するデカップリング容量に関して従来から様々な技術が提案されている。

特開２００１−１５５０９号公報 特開平９−６４２８４号公報 特開２０００−２５２４２８号公報 特開２００１−８５６３０号公報 特開２００２−１２４６３６号公報 特開平１０−１２８３８号公報 特開２００１−２７４３２８号公報 特開２００４−１４６６１３号公報 特開２００４−７１８３７号公報 特開２００４−５５９５４号公報 特開２００３−８６６９９号公報 特開平１０−１２８２５号公報 特開平９−３０７０６７号公報

さて一般的に、半導体装置には、電源電圧の変動を抑制するためにより大きなデカップリング容量が必要とされる。一方で、デカップリング容量を増大するために装置構造が複雑化すると、製造コストの面で好ましくない。

そこで、本発明は上記点に鑑みて成されたものであり、簡単な構造で大きなデカップリング容量を得ることが可能な技術を提供することを目的とする。

この発明の半導体装置の一態様は、互いに誘電率が異なり、互いに積層された第１及び第２の層間絶縁膜と、前記第１及び第２の層間絶縁膜のうち誘電率が高い方の膜だけをそれらの間に挟む第１及び第２の導体とを備え、前記第１及び第２の導体では、一方には前記第１の半導体装置の高電位側の電源電位が印加され、他方には前記第１の半導体装置の低電位側の電源電位が印加され、前記第１及び第２の導体の間にはデカップリング容量が形成される。

この発明の半導体装置の一態様によれば、第１及び第２の導体で誘電率の高い層間絶縁膜を挟んでデカップリング容量を形成しているため、簡単な構造で大きなデカップリング容量を得ることができる。

実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す上面図である。図２は本実施の形態１に係る半導体装置を図１における矢視Ａ−Ａで見た際の構造を示す断面図である。なお図１では、本半導体装置の特徴が理解できるように、層間絶縁膜等の構成要素の記載を省略している。後述する図３，５，１０，１２，１４，１６，１８の上面図についても同様である。

図１，２に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板である半導体基板１を備えている。半導体基板１上には素子分離絶縁膜２が形成されており、当該素子分離絶縁膜２によって半導体基板１には、半導体素子が形成される複数の活性領域が区画されている。素子分離絶縁膜２は例えばシリコン酸化膜から成る。

半導体基板１の上面内には、ｐ型のウェル領域３と、ｎ型のウェル領域４とが形成されている。ｐ型のウェル領域３には、複数のｎ型のＭＩＳ（Metal Insulator Semiconductor）トランジスタ１０が形成されており、ｎ型のウェル領域４には、図示しない複数のｐ型のＭＩＳトランジスタが形成されている。これらのＭＩＳトランジスタは例えばＭＯＳトランジスタである。

ＭＩＳトランジスタ１０のそれぞれは、一対の２つのｎ型のソース・ドレイン領域１１と、ゲート絶縁膜１２と、ゲート電極１３と、サイドウォール１４とを備えている。一対の２つのソース・ドレイン領域１１は、互いに所定距離を成して、ウェル領域３の上面内に形成されている。一対の２つのソース・ドレイン領域１１で挟まれたウェル領域３の上面上にはゲート絶縁膜１２が形成されており、ゲート絶縁膜１２上にはゲート電極１３が形成されている。ゲート絶縁膜１２及びゲート電極１３の側面上にはサイドウォール１４が形成されている。

各ソース・ドレイン領域１１の上端部にはシリサイド層１１ａが形成されている。ゲート電極１３の上端部にはシリサイド層１３ａが形成されており、ゲート電極１３のその他の部分は例えばポリシリコンから形成されている。シリサイド層１１ａ，１３ａは、例えば、ニッケルシリサイドやコバルトシリサイドから成る。

なお、ウェル領域４に形成されているＭＩＳトランジスタも、導電型は異なるものの、ウェル領域３側のＭＩＳトランジスタ１０と同様の構造を有している。

ＭＩＳトランジスタ１０と、ウェル領域４側のＭＩＳトランジスタと、素子分離絶縁膜２とを覆って、半導体基板１上には全面に層間絶縁膜２０が形成されている。層間絶縁膜２０内には、その厚み方向に貫通して複数のコンタクトプラグ２１が形成されている。複数のコンタクトプラグ２１のいくつかは、ウェル領域３，４に形成された複数のソース・ドレイン領域のシリサイド層にそれぞれ接続されており、他のいくつかは、ウェル領域３，４上における複数のゲート電極のシリサイド層にそれぞれ接続されている。

層間絶縁膜２０上には層間絶縁膜３０が形成されている。層間絶縁膜３０内には、その厚み方向に貫通して複数の配線３１が形成されており、層間絶縁膜３０が形成されている層が第１層目の配線層となる。複数の配線３１は、層間絶縁膜２０内の複数のコンタクトプラグ２１とそれぞれ接続されている。

層間絶縁膜３０内には、その厚み方向に貫通して、正電源配線ＶＤＤＬと、負電源配線ＧＮＤＬと、複数の導体ＣＬＧと、複数の導体ＣＬＶとがさらに形成されている。正電源配線ＶＤＤＬは、本半導体装置の高電位側の電源電位（以後、「正の電源電位」と呼ぶ）を半導体素子等に伝達する配線であって、負電源配線ＧＮＤＬは、本半導体装置の低電位側の電源電位（以後、「負の電源電位」と呼ぶ）を半導体素子等に伝達する配線である。負電源配線ＧＮＤＬ及び正電源配線ＶＤＤＬは、ウェル領域３，４の直上にそれぞれ設けられている。

導体ＣＬＧ，ＣＬＶのそれぞれは、細長い直方体形状を成しており、素子分離絶縁膜２の直上に位置している。各導体ＣＬＶは、その一端が正電源配線ＶＤＤＬに接続されており、正電源配線ＶＤＤＬからウェル領域３の直上まで延在している。一方、各導体ＣＬＧは、その一端が負電源配線ＧＮＤＬに接続されており、負電源配線ＧＮＤＬからウェル領域４の直上まで延在している。導体ＣＬＧと導体ＣＬＶは、上面視において、所定間隔で交互に並んで配置されている。

本実施の形態１に係る半導体装置では、正電源配線ＶＤＤＬと複数の導体ＣＬＶとは、当該複数の導体ＣＬＶを櫛歯部分とする櫛形導体１００Ｖを形成している。また、負電源配線ＧＮＤＬと複数の導体ＣＬＧとは、当該複数の導体ＣＬＧを櫛歯部分とする櫛形導体１００Ｇを形成している。そして、櫛形導体１００Ｖ，１００Ｇは、それらの櫛歯部分が交互に位置するように組み合わされて配置されている。

層間絶縁膜３０上には層間絶縁膜４０が形成されている。層間絶縁膜４０内には、その厚み方向に貫通して複数のコンタクトプラグ４１が形成されている。複数のコンタクトプラグ４１は、層間絶縁膜３０内の複数の配線３１のいくつかとそれぞれ接続されている。

層間絶縁膜４０上には層間絶縁膜５０が形成されている。層間絶縁膜５０内には、その厚み方向に貫通して複数の配線５１が形成されており、層間絶縁膜５０が形成されている層が第２層目の配線層となる。複数の配線５１は、層間絶縁膜４０内の複数のコンタクトプラグ４１とそれぞれ接続されている。

本実施の形態１に係る半導体装置では、層間絶縁膜２０の誘電率は、層間絶縁膜３０〜５０のそれぞれの誘電率よりも高く設定されている。そして、本半導体装置の正の電源電位が印加される導体ＣＬＶと、本半導体装置の負の電源電位が印加される導体ＣＬＧとは、それらの間に層間絶縁膜３０を挟んでいることから、導体ＣＬＶと導体ＣＬＧとの間にはデカップリング容量ＤＣ１が形成される。

また、本実施の形態１では、ｐ型不純物領域であるウェル領域３には負の電源電位が印加される。そして、図２に示されるように、正の電源電位が印加される導体ＣＬＶとウェル領域３とは、それらの間に、層間絶縁膜２０及び素子分離絶縁膜２を挟んでいることから、導体ＣＬＶとウェル領域３との間にはデカップリング容量ＤＣ２が形成される。

また、ｎ型のウェル領域４には本半導体装置の正の電源電位が印加される。そして、負の電源電位が印加される導体ＣＬＧとウェル領域４とは、それらの間に層間絶縁膜２０及び素子分離絶縁膜２を挟んでいることから、導体ＣＬＧとウェル領域４との間にもデカップリング容量が形成される。

以上のように、本実施の形態１に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加されるウェル領域３とが、層間絶縁膜２０，３０，４０，５０のうち誘電率の最も高い層間絶縁膜２０を挟んでデカップリング容量ＤＣ２を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。

また、ウェル領域４側では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加されるウェル領域４とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。

また、本実施の形態１では、単純な構造でデカップリング容量ＤＣ２を実現しているため、図２に示されるように、大きなデカップリング容量ＤＣ２をＭＩＳトランジスタ１０の近傍に配置することができる。よって、ＭＩＳトランジスタ１０のスイッチング動作に起因する電源電圧の変動を抑制することができる。さらには、本半導体装置のレイアウト設計を行う際には、標準セルを配置した後の空き領域を利用して、大きなデカップリング容量ＤＣ２を配置することができるため、レイアウト面積を大きくすることなく、大きなデカップリング容量を本半導体装置に形成することができる。

また、本実施の形態１では、導体ＣＬＧと導体ＣＬＶの間にもデカップリング容量ＤＣ１が形成されるため、さらに大きなデカップリング容量を得ることができる。

また、本実施の形態１では、正電源配線ＶＤＤＬ及び負電源配線ＧＮＤＬが、導体ＣＬＧ，ＣＬＶと同一の配線層に形成されているため、導体ＣＬＧ，ＣＬＶに対して簡単な構造で負及び正の電源電位をそれぞれ印加することができる。

また、本実施の形態１では、複数の導体ＣＬＶを櫛歯部分とする櫛形導体１００Ｖと、複数の導体ＣＬＧを櫛歯部分とする櫛形導体１００Ｇとが、それらの櫛歯部分が交互に位置するように組み合わされて配置されているため、より大きなデカップリング容量ＤＣ１を得ることができる。

実施の形態２．
図３は本発明の実施の形態２に係る半導体装置の構造を示す上面図である。図４は本実施の形態２に係る半導体装置を図３における矢視Ｂ−Ｂで見た際の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置を変形したものである。以下では、本実施の形態２に係る半導体装置について、実施の形態１に係る半導体装置との相違点を中心に説明する。

本実施の形態２では、ウェル領域３側とウェル領域４側の両方の素子分離絶縁膜２上に導体２５が形成されている。導体２５は、ウェル領域３と、その直上の導体ＣＬＧ，ＣＬＶとの間に位置するとともに、ウェル領域４と、その直上の導体ＣＬＧ，ＣＬＶとの間に位置している。また、導体２５は、図４に示されるように、ウェル領域３側のある２つのＭＩＳトランジスタ１０のゲート電極１３の間に位置するとともに、ウェル領域４側のある２つのＭＩＳトランジスタのゲート電極の間に位置している。

導体２５はゲート電極１３と同じ層構造を有している。ここで、２つの要素の層構造が同一とは、当該２つの要素間で、層の数が同一であり、かつ対応する層の材料が同じであることを意味する。導体２５はゲート電極１３と同様に２層構造となっており、その上端部にはシリサイド層２５ａが形成されている。導体２５のシリサイド層２５ａと、ゲート電極１３のシリサイド層１３ａとは同じ材料で形成されている。また、導体２５のシリサイド層２５ａ以外の部分と、ゲート電極１３のシリサイド層１３ａ以外の部分とは同じ材料で形成されている。導体２５の側面には、ＭＩＳトランジスタ１０のサイドウォール１４と同じ材料で形成されたサイドウォール２６が形成されている。なお、ゲート電極１３が、例えばポリシリコンから成る一層の膜だけで構成されている場合には、導体２５もポリシリコンから成る一層の膜だけで構成される。

ウェル領域４側のＭＩＳトランジスタのゲート電極と、ウェル領域３側のＭＩＳトランジスタ１０のゲート電極１３とは同じ層構造を有している。したがって、導体２５と、ウェル領域４側のＭＩＳトランジスタのゲート電極とは同じ層構造を有している。また、ウェル領域４側のＭＩＳトランジスタのサイドウォールと、ＭＩＳトランジスタ１０のサイドウォール１４とは同じ材料で形成されている。したがって、サイドウォール２６と、ウェル領域４側のサイドウォールとは同じ材料で形成されている。

層間絶縁膜２０は、導体２５及びサイドウォール２６をも覆って半導体基板１上に形成されている。層間絶縁膜２０内には、それを厚み方向に貫通して、複数のコンタクトプラグ２２がさらに設けられている。複数の導体ＣＬＧと、導体２５のシリサイド層２５ａとは、コンタクトプラグ２２によって接続されている。これにより、導体２５には負の電源電位が印加される。

本実施の形態２に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加される導体２５とは、それらの間に層間絶縁膜２０を挟んでいるため、導体ＣＬＶと導体２５との間にはデカップリング容量ＤＣ３が形成される。

以上のように、本実施の形態２に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加される導体２５とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量ＤＣ３を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。

また、本実施の形態２では、単純な構造でデカップリング容量ＤＣ３を実現しているため、図４に示されるように、大きなデカップリング容量ＤＣ３をＭＩＳトランジスタ１０の近傍に配置することができる。よって、ＭＩＳトランジスタ１０のスイッチング動作に起因する電源電圧の変動を抑制することができる。さらには、本半導体装置のレイアウト設計を行う際には、標準セルを配置した後の空き領域を利用して、大きなデカップリング容量ＤＣ３を配置することができるため、レイアウト面積を大きくすることなく、大きなデカップリング容量を本半導体装置に形成することができる。

また、本実施の形態２では、ウェル領域３，４におけるＭＩＳトランジスタのゲート電極と導体２５とは、ともに層間絶縁膜２０内に形成されており、互いに同じ層構造であるため、当該ゲート電極と導体２５とを同一工程で形成することができる。よって、簡単な製造工程で大きなデカップリング容量を得ることができる。

また、本実施の形態２では、導体２５は素子分離絶縁膜２上に形成されているため、実施の形態１における導体ＣＬＶとウェル領域３との間の距離よりも、導体ＣＬＶと導体２５との間の距離を小さくすることができる。よって、デカップリング容量ＤＣ３をデカップリング容量ＤＣ２よりも大きくすることができる。同様に、実施の形態１における導体ＣＬＧとウェル領域４との間のデカップリング容量よりもデカップリング容量ＤＣ３を大きくすることができる。

また、一般的に、半導体装置の製造性を高めるためには、基板表面での所定寸法内（例えば一辺が１００μｍの正方形内）において、同じ層構造を有する導体が占める割合（占有率）は大きくても小さくても問題があり、当該割合を所定範囲内に収めることが重要である。上述の実施の形態１では、デカップリング容量ＤＣ２をそれらの間に挟む２つのＭＩＳトランジスタ１０のゲート電極１３の間には当該ゲート電極１３と同じ層構造を有する導体は存在していないため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ２とが形成されている領域においては、同じ層構造を有する導体の占有率を所定範囲内に収めることが容易ではない。

本実施の形態２では、図４に示されるように、デカップリング容量ＤＣ３をそれらの間に挟む２つのＭＩＳトランジスタ１０のゲート電極１３の間には、それらと同じ層構造を有する導体２５が形成されているため、所定寸法内における同じ層構造を有する導体の占有率を所望の範囲内に収めやすくなる。その結果、本半導体装置を製造しやすくなる。

実施の形態３．
一般的に、半導体装置の製造性を高めるためには、同じ層構造を有する導体の占有率と同様に、基板表面での所定寸法内における同じ導電型の不純物領域の占有率も所定範囲内に収めることが重要である。上述の実施の形態１では、２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間には、素子分離絶縁膜２が形成されており、それらと同じ導電型の不純物領域は存在していないため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ２とが形成されている領域においては、ソース・ドレイン領域１１と同じ導電型の不純物領域、つまりｎ型の不純物領域の占有率を所定範囲内に収めることが容易ではない。

そこで、本実施の形態３では、実施の形態１に係る半導体装置を変形して、所定寸法内における同じ導電型の不純物領域の占有率を、所望の範囲内に収めやすくする半導体装置を提供する。

図５は本発明の実施の形態３に係る半導体装置の構造を示す上面図である。図６は本実施の形態３に係る半導体装置を図５における矢視Ｃ−Ｃで見た際の構造を示す断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置を変形したものである。以下では、本実施の形態３に係る半導体装置について、実施の形態１に係る半導体装置との相違点を中心に説明する。

ウェル領域３の上面内には、ソース・ドレイン領域１１と同じｎ型の不純物領域１８が形成されている。上述の実施の形態１では、ウェル領域３側において、導体ＣＬＧ，ＣＬＶの直下には素子分離絶縁膜２が形成されていたが、本実施の形態２では、導体ＣＬＧ，ＣＬＶの直下には、素子分離絶縁膜２は存在せず、不純物領域１８が形成されている。不純物領域１８の上端部には、ソース・ドレイン領域１１のシリサイド層１１ａと同じ材料で形成されたシリサイド層１８ａが形成されている。

一方で、ウェル領域４の上面内には、ウェル領域４側のソース・ドレイン領域と同じｐ型の不純物領域１９が形成されている。ウェル領域４側でも、導体ＣＬＧ，ＣＬＶの直下には、素子分離絶縁膜２は存在せず、不純物領域１９が形成されている。不純物領域１９の上端部には、ウェル領域４側のソース・ドレイン領域のシリサイド層と同じ材料で形成されたシリサイド層が形成されている。

層間絶縁膜２０内には、それを厚み方向に貫通して複数のコンタクトプラグ２８がさらに設けられている。不純物領域１８と、その直上の複数の導体ＣＬＧとは、ウェル領域３側のコンタクトプラグ２８で接続されており、不純物領域１９と、その直上の複数の導体ＣＬＶとは、ウェル領域４側のコンタクトプラグ２８で接続されている。したがって、不純物領域１８には負の電源電位が印加され、不純物領域１９に正の電源電位が印加される。

本実施の形態３に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加される不純物領域１８とは、それらの間に層間絶縁膜２０を挟んでいるため、導体ＣＬＶと不純物領域１８との間にはデカップリング容量ＤＣ４が形成される。

一方で、ウェル領域４側では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される不純物領域１９とは、それらの間に層間絶縁膜２０を挟んでいるため、導体ＣＬＧと不純物領域１９との間にはデカップリング容量が形成される。

以上のように、本実施の形態３に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加される不純物領域１８とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量ＤＣ４を形成する。同様に、ウェル領域４側では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される不純物領域１９とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量を形成する。したがって、簡単な構造で大きなデカップリング容量を得ることができる。

また、本実施の形態３では、単純な構造でデカップリング容量ＤＣ４を実現しているため、図６に示されるように、大きなデカップリング容量ＤＣ４をＭＩＳトランジスタ１０の近傍に配置することができる。よって、ＭＩＳトランジスタ１０のスイッチング動作に起因する電源電圧の変動を抑制することができる。さらには、本半導体装置のレイアウト設計を行う際には、標準セルを配置した後の空き領域を利用して、大きなデカップリング容量ＤＣ４を配置することができるため、レイアウト面積を大きくすることなく、大きなデカップリング容量を本半導体装置に形成することができる。

また、本実施の形態３では、デカップリング容量ＤＣ４をそれらの間に挟む２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間の半導体基板１の上面内には、当該ソース・ドレイン領域１１と同じｎ型の不純物領域１８が形成されている。したがって、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ４とが形成されている領域においては、所定寸法内におけるｎ型の不純物領域の占有率を所望範囲内に収めやすくなる。よって、本半導体装置を製造しやすくなる。

同様に、ウェル領域４側では、デカップリング容量をそれらの間に挟む２つのｐ型のＭＩＳトランジスタのソース・ドレイン領域の間の半導体基板１の上面内には、当該ソース・ドレイン領域と同じｐ型の不純物領域１９が形成されているため、所定寸法内におけるｐ型の不純物領域の占有率を所望範囲内に収めやすくなる。よって、本半導体装置を製造しやすくなる。

実施の形態４．
図７は本発明の実施の形態４に係る半導体装置の構造を示す断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態１に係る半導体装置において、層間絶縁膜３０の誘電率を変更したものである。以下では、本実施の形態４に係る半導体装置について、実施の形態１に係る半導体装置との相違点を中心に説明する。

本実施の形態４では、例えば、層間絶縁膜２０，３０の誘電率は互いに同じに設定されている。そして、層間絶縁膜２０，３０の誘電率は、層間絶縁膜４０，５０の誘電率よりも高く設定されている。これらの誘電率の高い層間絶縁膜２０，３０を、１つの高誘電率の層間絶縁膜として捉えなおすと、導体ＣＬＧ，ＣＬＶが形成されている第１層目の配線層は当該高誘電率の層間絶縁膜に設けられていることになる。

このように、本実施の形態４に係る半導体装置では、正の電源電位が印加される導体ＣＬＶと、負の電源電位が印加される導体ＣＬＧとが、層間絶縁膜４０，５０よりも誘電率の高い層間絶縁膜３０を挟んでデカップリング容量ＤＣ１を形成するため、さらに大きなデカップリング容量を得ることができる。

また、本実施の形態４では、単純な構造でデカップリング容量ＤＣ１を実現しているため、図７に示されるように、大きなデカップリング容量ＤＣ１をＭＩＳトランジスタ１０の近傍に配置することができる。よって、ＭＩＳトランジスタ１０のスイッチング動作に起因する電源電圧の変動を抑制することができる。さらには、本半導体装置のレイアウト設計を行う際には、標準セルを配置した後の空き領域を利用して、大きなデカップリング容量ＤＣ１を配置することができるため、レイアウト面積を大きくすることなく、大きなデカップリング容量を本半導体装置に形成することができる。

なお、上述の実施の形態２，３に係る半導体装置においても、層間絶縁膜２０，３０の誘電率を層間絶縁膜４０，５０の誘電率よりも高く設定しても良い。図８，９はその場合の実施の形態２，３に係る半導体装置の構造をそれぞれ示す断面図である。図８は図３の矢視Ｂ−Ｂに相当する位置での断面図であって、図９は図５の矢視Ｃ−Ｃに相当する位置での断面図である。

このように、実施の形態２，３に係る半導体装置を変形した場合であっても、導体ＣＬＶと導体ＣＬＧとが、誘電率の高い層間絶縁膜３０を挟んでデカップリング容量ＤＣ１を形成するため、さらに大きなデカップリング容量を得ることができる。

また、本実施の形態４では、層間絶縁膜２０，３０の両方の誘電率を高く設定したが、層間絶縁膜２０の誘電率を低くして、層間絶縁膜３０の誘電率を層間絶縁膜２０，４０，５０の誘電率よりも高く設定しても良い。この場合には、デカップリング容量ＤＣ２の大きさが低減するものの、少なくとも導体ＣＬＶと導体ＣＬＧとの間には大きなデカップリング容量ＤＣ１を形成することができる。同様に、実施の形態２，３に係る半導体装置においても、層間絶縁膜３０の誘電率を層間絶縁膜２０，４０，５０の誘電率よりも高く設定しても良い。

実施の形態５．
図１０は本発明の実施の形態５に係る半導体装置の構造を示す上面図である。図１１は本実施の形態５に係る半導体装置を図１０における矢視Ｄ−Ｄで見た際の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置を変更したものである。以下では、本実施の形態５に係る半導体装置について、実施の形態１に係る半導体装置との相違点を中心に説明する。

図１０，１１に示されるように、本実施の形態５に係る半導体装置の第１層目の配線層には、互いに対向して配置された１つの導体ＣＬＧと１つの導体ＣＬＶとが形成されている。導体ＣＬＧは、ウェル領域３の直上では負電源配線ＧＮＤＬからウェル領域４の直上に向かって細長く延びており、ウェル領域４の直上では導体ＣＬＶ側に張り出すようにその幅が太くなっている部分を有し、全体として旗状の形状を成している。一方で、導体ＣＬＶは、ウェル領域４では正電源配線ＶＤＤＬからウェル領域３の直上に向かって細長く延びており、ウェル領域３の直上では導体ＣＬＧ側に張り出すようにその幅が太くなっている部分を有し、全体として旗状の形状を成している。

このように、本実施の形態５では、導体ＣＬＶは、ウェル領域３の直上では、導体ＣＬＧよりも上面視での表面積が大きくなっている。一方で、導体ＣＬＧは、ウェル領域４の直上では、導体ＣＬＶよりも上面視での表面積が大きくなっている。

このように、本実施の形態５に係る半導体装置では、ウェル領域３の直上においては、ウェル領域３との間でデカップリング容量ＤＣ２を形成する導体ＣＬＶの上面視での表面積が、導体ＣＬＧのそれよりも大きくなっているため、ウェル領域３直上での導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＶとウェル領域３との間のデカップリング容量ＤＣ２を大きくすることができる。

同様に、ウェル領域４の直上においては、ウェル領域４との間でデカップリング容量を形成する導体ＣＬＧの上面視での表面積が、導体ＣＬＶのそれよりも大きくなっているため、ウェル領域４直上での導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＧとウェル領域４との間のデカップリング容量を大きくすることができる。

実施の形態６．
図１２は本発明の実施の形態６に係る半導体装置の構造を示す上面図である。図１３は本実施の形態６に係る半導体装置を図１２における矢視Ｅ−Ｅで見た際の構造を示す断面図である。本実施の形態６に係る半導体装置は、上述の実施の形態２に係る半導体装置を変形したものである。以下では、本実施の形態６に係る半導体装置について、実施の形態２に係る半導体装置との相違点を中心に説明する。

図１２，１３に示されるように、本実施の形態６に係る半導体装置の第１層目の配線層には、互いに対向して配置された１つの導体ＣＬＧと１つの導体ＣＬＶとが形成されている。導体ＣＬＧは、負電源配線ＧＮＤＬからウェル領域４の直上に向かって延在しており、ウェル領域３の直上において導体ＣＬＶ側に張り出すようにその幅が太くなっている部分を有し、全体として略旗状の形状を成している。一方で、導体ＣＬＶは、正電源配線ＶＤＤＬからウェル領域３の直上に向かって延在しており、ウェル領域４の直上において導体ＣＬＧ側に張り出すようにその幅が太くなっている部分を有し、全体として略旗状の形状を成している。

このように、本実施の形態６では、導体ＣＬＶは、ウェル領域４の直上では、導体ＣＬＧよりも上面視での表面積が大きくなっている。一方で、導体ＣＬＧは、ウェル領域３の直上では、導体ＣＬＶよりも上面視での表面積が大きくなっている。

本実施の形態６では、導体２５は、ウェル領域３とウェル領域４の境界部分の直上で分割されている。ウェル領域３の直上では、導体２５のシリサイド層２５ａと、その直上の導体ＣＬＶとが、層間絶縁膜２０内のコンタクトプラグ２２で接続されており、ウェル領域４の直上では、導体２５のシリサイド層２５ａと、その直上の導体ＣＬＧとが、層間絶縁膜２０内のコンタクトプラグ２２で接続されている。したがって、ウェル領域３の直上の導体２５には正の電源電位が印加され、ウェル領域４の直上の導体２５には負の電源電位が印加される。

以上のような構造を有する本半導体装置では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される、ウェル領域３直上の導体２５との間に、デカップリング容量ＤＣ３が形成される。そして、ウェル領域３には負の電源電位が印加されることから、ウェル領域３直上の導体２５とウェル領域３との間にもデカップリング容量ＤＣ５が形成される。

同様にして、ウェル領域４側では、導体ＣＬＶと導体２５との間にデカップリング容量が形成されるとともに、導体２５とウェル領域４との間にデカップリング容量が形成される。

このように、本実施の形態６に係る半導体装置では、導体ＣＬＧと、ウェル領域３直上の導体２５とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量ＤＣ３を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。同様に、導体ＣＬＶと、ウェル領域４直上の導体２５とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。

また、ウェル領域３側の導体２５の直上においては、当該導体２５との間でデカップリング容量ＤＣ３を形成する導体ＣＬＧの上面視での表面積が、導体ＣＬＶのそれよりも大きくなっているため、導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＧと導体２５との間のデカップリング容量ＤＣ３を大きくすることができる。

同様に、ウェル領域４側の導体２５の直上においては、当該導体２５との間でデカップリング容量を形成する導体ＣＬＶの上面視での表面積が、導体ＣＬＧのそれよりも大きくなっているため、導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＶと導体２５との間のデカップリング容量を大きくすることができる。

また、ウェル領域３側の導体２５とウェル領域３との間にデカップリング容量ＤＣ５が形成されるため、より大きなデカップリング容量を得ることができる。さらに、導体２５とウェル領域３との間には素子分離絶縁膜２が挟まれており、通常、素子分離絶縁膜２はＭＩＳトランジスタ１０のゲート絶縁膜１２よりも非常に厚く形成されることから、導体２５とウェル領域３との間に流れるリーク電流を抑制することができる。

同様に、ウェル領域４側の導体２５とウェル領域４との間にはデカップリング容量が形成されるため、より大きなデカップリング容量を得ることができる。さらに、導体２５とウェル領域４との間には素子分離絶縁膜２が挟まれているため、導体２５とウェル領域４との間に流れるリーク電流を抑制することができる。

なお、本実施の形態６と同様に、上述の実施の形態２に係る半導体装置においても、導体２５をウェル領域３，４の境界部分の直上で分離し、ウェル領域３側の導体２５には正の電源電位を、ウェル領域４側の導体２５には負の電源電位をそれぞれ印加することによって、ウェル領域３側の導体２５とウェル領域３との間、及びウェル領域４側の導体２５とウェル領域４との間に、それぞれデカップリング容量を形成することができる。

実施の形態７．
図１４は本発明の実施の形態７に係る半導体装置の構造を示す上面図である。図１５は本実施の形態７に係る半導体装置を図１４における矢視Ｆ−Ｆで見た際の構造を示す断面図である。本実施の形態７に係る半導体装置は、上述の実施の形態３に係る半導体装置を変形したものである。以下では、本実施の形態７に係る半導体装置について、実施の形態３に係る半導体装置との相違点を中心に説明する。

図１４，１５に示されるように、本実施の形態７に係る半導体装置の第１層目の配線層には、互いに対向して配置された１つの導体ＣＬＧと１つの導体ＣＬＶとが形成されている。本実施の形態７に係る導体ＣＬＧ，ＣＬＶは、上述の実施の形態６に係る導体ＣＬＧ，ＣＬＶとそれぞれ同様の形状を有している。したがって、本実施の形態７でも、ウェル領域４の直上では、導体ＣＬＶは導体ＣＬＧよりも上面視での表面積が大きくなっており、ウェル領域３の直上では、導体ＣＬＧは導体ＣＬＶよりも上面視での表面積が大きくなっている。

本実施の形態７では、不純物領域１８のシリサイド層１８ａと、その直上の導体ＣＬＶとは、層間絶縁膜２０内のコンタクトプラグ２８で接続されている。また、不純物領域１９のシリサイド層と、その直上の導体ＣＬＧとは、層間絶縁膜２０内のコンタクトプラグ２８で接続されている。したがって、不純物領域１８には正の電源電位が印加され、不純物領域１９には負の電源電位が印加される。

以上のような構造を有する本半導体装置では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される不純物領域１８との間に、デカップリング容量ＤＣ４が形成される。また、ｎ型の不純物領域１８及びｐ型のウェル領域３には、正の電源電位及び負の電源電位がそれぞれ印加されることから、不純物領域１８とウェル領域３とで形成されるｐｎ接合には逆電圧が印加される。したがって、当該ｐｎ接合での接合容量をデカップリング容量ＤＣ６として利用することができる。

同様にして、ウェル領域４側では、導体ＣＬＶと不純物領域１９との間にデカップリング容量が形成される。また、ｐ型の不純物領域１９及びｎ型のウェル領域４には、負の電源電位及び正の電源電位がそれぞれ印加されることから、不純物領域１９とウェル領域４とで形成されるｐｎ接合には逆電圧が印加される。したがって、当該ｐｎ接合での接合容量をデカップリング容量として利用することができる。

このように、本実施の形態７に係る半導体装置では、導体ＣＬＧと不純物領域１８とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量ＤＣ４を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。同様に、導体ＣＬＶと不純物領域１９とが、誘電率の高い層間絶縁膜２０を挟んでデカップリング容量を形成するため、簡単な構造で大きなデカップリング容量を得ることができる。

また、不純物領域１８の直上においては、当該不純物領域１８との間でデカップリング容量ＤＣ４を形成する導体ＣＬＧの上面視での表面積が、導体ＣＬＶのそれよりも大きくなっているため、導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＧと不純物領域１８との間のデカップリング容量ＤＣ４を大きくすることができる。

同様に、不純物領域１９の直上においては、当該不純物領域１９との間でデカップリング容量を形成する導体ＣＬＶの上面視での表面積が、導体ＣＬＧのそれよりも大きくなっているため、導体ＣＬＧ，ＣＬＶ全体の占有面積を大きくすることなく、導体ＣＬＶと不純物領域１９との間のデカップリング容量を大きくすることができる。

また、不純物領域１８とウェル領域３には、それらで形成されるｐｎ接合に逆電圧が印加されるように、一方には正の電源電位が印加され、他方には負の電源電位が印加されるため、当該ｐｎ接合での接合容量をデカップリング容量ＤＣ６として使用することができる。同様に、不純物領域１９とウェル領域４には、それらで形成されるｐｎ接合に逆電圧が印加されるように、一方には正の電源電位が印加され、他方には負の電源電位が印加されるため、当該ｐｎ接合での接合容量をデカップリング容量として使用することができる。よって、より大きなデカップリング容量を得ることができる。

なお、本実施の形態７と同様に、上述の実施の形態３に係る半導体装置においても、不純物領域１８，１９に正の電源電位及び負の電源電位をそれぞれ印加することによって、不純物領域１８とウェル領域３との間、及び不純物領域１９とウェル領域４との間に、接合容量を利用したデカップリング容量をそれぞれ形成することができる。

実施の形態８．
上述の図４，８，１３に示される半導体装置では、デカップリング容量ＤＣ３をそれらの間に挟む２つのＭＩＳトランジスタ１０のゲート電極１３の間には、当該ゲート電極１３と同じ層構造の導体２５が形成されているものの、当該２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間には当該ソース・ドレイン領域１１と同じ導電型の不純物領域は形成されていないため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ３が形成されている領域では、所定寸法内における同じ導電型を有する不純物領域の占有率を所望の範囲内に収めることは容易ではない。

そこで、本実施の形態８では、実施の形態２に係る半導体装置を変形して、同じ層構造を有する導体の占有率と、同じ導電型を有する不純物領域の占有率との両方を所望の範囲内に収めやすくする半導体装置を提供する。

図１６は本発明の実施の形態８に係る半導体装置の構造を示す上面図である。図１７は本実施の形態８に係る半導体装置を図１６における矢視Ｇ−Ｇで見た際の構造を示す断面図である。本実施の形態８に係る半導体装置は、上述の実施の形態２に係る半導体装置に上述の実施の形態３に係る不純物領域１８，１９を追加して変形を加えたものである。以下では、本実施の形態８に係る半導体装置について、実施の形態２に係る半導体装置との相違点を中心に説明する。

図１６，１７に示されるように、本実施の形態８では、ウェル領域３，４の境界部分の直上で導体２５が分割されている。ウェル領域３直上の導体２５には正の電源電位が印加され、ウェル領域４直上の導体２５には負の電源電位が印加される。

ウェル領域３側では、導体２５は、各導体ＣＬＧの直下においてそのほぼ全領域に渡って形成されているが、各導体ＣＬＶの直下においてはほとんど形成されていない。ウェル領域３側では、複数の導体ＣＬＶの直下には、ウェル領域３の上面内に設けられた複数の不純物領域１８がそれぞれ位置している。複数の不純物領域１８は素子分離絶縁膜２によって互いに接触することなく分離されている。

一方、ウェル領域４側では、導体２５は、各導体ＣＬＶの直下においてそのほぼ全領域に渡って形成されているが、各導体ＣＬＧの直下においてはほとんど形成されていない。ウェル領域４側では、複数の導体ＣＬＧの直下には、ウェル領域４の上面内に設けられた複数の不純物領域１９がそれぞれ位置している。複数の不純物領域１９は素子分離絶縁膜２によって互いに接触することなく分離されている。

本実施の形態８では、ウェル領域３側では、複数の導体ＣＬＶと、複数の不純物領域１８とが、層間絶縁膜２０内のコンタクトプラグ２２によってそれぞれ接続されている。したがって、各不純物領域１８には正の電源電位が印加される。一方、ウェル領域４側では、複数の導体ＣＬＧと、複数の不純物領域１９とが、層間絶縁膜２０内のコンタクトプラグ２２によってそれぞれ接続されている。したがって、各不純物領域１９には負の電源電位が印加される。

以上のような構造を有する本半導体装置では、ウェル領域３側において、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される導体２５との間に、デカップリング容量ＤＣ３が形成される。そして、ウェル領域３には負の電源電位が印加されることから、ウェル領域３側では、導体２５とウェル領域３との間にもデカップリング容量ＤＣ５が形成される。同様に、ウェル領域４側では、導体ＣＬＶと導体２５との間にデカップリング容量が形成されるとともに、導体２５とウェル領域４との間にデカップリング容量が形成される。

また、ｎ型の不純物領域１８及びｐ型のウェル領域３には、正の電源電位及び負の電源電位がそれぞれ印加されることから、不純物領域１８とウェル領域３とで形成されるｐｎ接合での接合容量をデカップリング容量ＤＣ６として利用することができる。同様にして、ウェル領域４側では、ｐ型の不純物領域１９及びｎ型のウェル領域４には、負の電源電位及び正の電源電位がそれぞれ印加されることから、不純物領域１９とウェル領域４とで形成されるｐｎ接合での接合容量をデカップリング容量として利用することができる。

このように、本実施の形態８に係る半導体装置では、デカップリング容量ＤＣ３をそれらの間に挟む２つのＭＩＳトランジスタ１０のゲート電極１３の間には、それらと同じ層構造を有する導体２５が形成されており、さらに、当該２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間には、当該ソース・ドレイン領域１１と同じ導電型の不純物領域１８が形成されているため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ３が形成されている領域では、同じ層構造を有する導体の占有率と、同じ導電型を有する不純物領域の占有率との両方を、所望の範囲内に収めやすくなる。よって、本半導体装置がさらに製造しやすくなる。

実施の形態９．
上述の図６，９，１５に示される半導体装置では、デカップリング容量ＤＣ４をそれらの間に挟む２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間には、当該ソース・ドレイン領域１１と同じ導電型の不純物領域１８が形成されているものの、当該２つのＭＩＳトランジスタ１０のゲート電極１３の間には当該ゲート電極１３と同じ層構造の導体は形成されていないため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ４が形成されている領域では、同じ層構造を有する導体の占有率を所望の範囲内に収めることは容易ではない。

そこで、本実施の形態９では、実施の形態３に係る半導体装置を変形して、同じ導電型を有する不純物領域の占有率と、同じ層構造を有する導体の占有率との両方を所望の範囲内に収めやすくする半導体装置を提供する。

図１８は本発明の実施の形態９に係る半導体装置の構造を示す上面図である。図１９は本実施の形態９に係る半導体装置を図１８における矢視Ｈ−Ｈで見た際の構造を示す断面図である。本実施の形態９に係る半導体装置は、上述の実施の形態３に係る半導体装置に上述の実施の形態２に係る導体２５及びサイドウォール２６を追加して変形を加えたものである。以下では、本実施の形態９に係る半導体装置について、実施の形態３に係る半導体装置との相違点を中心に説明する。

図１８，１９に示されるように、本実施の形態９では、ウェル領域３，４のそれぞれの直上に導体２５が形成されており、ウェル領域３側の導体２５と、ウェル領域４側の導体２５とは分離している。ウェル領域３側の導体２５及びウェル領域４側の導体２５は、それぞれ素子分離絶縁膜２上に形成されており、それぞれにはサイドウォール２６が形成されている。

ウェル領域３側では、導体２５は、各導体ＣＬＶの直下においてそのほぼ全領域に渡って形成されているが、各導体ＣＬＧの直下においてほとんど形成されていない。ウェル領域３側では、複数の導体ＣＬＧの直下には、ウェル領域３の上面内に設けられた複数の不純物領域１８がそれぞれ位置している。複数の不純物領域１８は素子分離絶縁膜２によって互いに接触することなく分離されている。

一方、ウェル領域４側では、導体２５は、各導体ＣＬＧの直下においてそのほぼ全領域に渡って形成されているが、各導体ＣＬＶの直下においてほとんど形成されていない。ウェル領域４側では、複数の導体ＣＬＶの直下には、ウェル領域４の上面内に設けられた複数の不純物領域１９がそれぞれ位置している。複数の不純物領域１９は素子分離絶縁膜２によって互いに接触することなく分離されている。

本実施の形態９では、ウェル領域３側では、各導体ＣＬＶと、導体２５のシリサイド層２５ａとが、層間絶縁膜２０内のコンタクトプラグ２８によって接続されている。したがって、ウェル領域３側の導体２５には正の電源電位が印加される。一方で、ウェル領域４側では、各導体ＣＬＧと、導体２５のシリサイド層２５ａとが、層間絶縁膜２０内のコンタクトプラグ２８によって接続されている。したがって、ウェル領域４側の導体２５には負の電源電位が印加される。そして、不純物領域１８，１９には、正の電源電位及び負の電源電位がそれぞれ印加される。

以上のような構造を有する本半導体装置では、ウェル領域３側では、負の電源電位が印加される導体ＣＬＧと、正の電源電位が印加される不純物領域１８との間に、デカップリング容量ＤＣ４が形成される。そして、ｎ型の不純物領域１８及びｐ型のウェル領域３には、正の電源電位及び負の電源電位がそれぞれ印加されることから、不純物領域１８とウェル領域３とで形成されるｐｎ接合での接合容量をデカップリング容量ＤＣ６として利用することができる。

同様に、ウェル領域４側では、導体ＣＬＶと不純物領域１９との間にデカップリング容量が形成されるとともに、不純物領域１９とウェル領域４とで形成されるｐｎ接合での接合容量をデカップリング容量として利用することができる。

また、ウェル領域３側では、正の電源電位が印加される導体２５と、負の電源電位が印加されるウェル領域３との間にはデカップリング容量ＤＣ５が形成され、ウェル領域４側では、負の電源電位が印加される導体２５と、正の電源電位が印加されるウェル領域４との間にはデカップリング容量が形成される。

このように、本実施の形態９に係る半導体装置では、デカップリング容量ＤＣ４をそれらの間に挟む２つのＭＩＳトランジスタ１０のソース・ドレイン領域１１の間には、当該ソース・ドレイン領域１１と同じ導電型の不純物領域１８が形成されており、さらに、当該２つのＭＩＳトランジスタ１０のゲート電極１３の間には、それらと同じ層構造を有する導体２５が形成されているため、当該２つのＭＩＳトランジスタ１０とデカップリング容量ＤＣ４が形成されている領域では、同じ導電型を有する不純物領域の占有率と、同じ層構造を有する導体の占有率との両方を、所望の範囲内に収めやすくなる。よって、本半導体装置がさらに製造しやすくなる。

なお、実施の形態５〜９においても、実施の形態４と同様に、層間絶縁膜２０，３０の誘電率を層間絶縁膜４０，５０の誘電率よりも大きく設定しても良いし、層間絶縁膜３０の誘電率を層間絶縁膜２０，４０，５０の誘電率よりも大きく設定しても良い。

本発明の実施の形態１に係る半導体装置の構造を示す上面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す上面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す上面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の変形例の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の変形例の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す上面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態６に係る半導体装置の構造を示す上面図である。 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置の構造を示す上面図である。 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。 本発明の実施の形態８に係る半導体装置の構造を示す上面図である。 本発明の実施の形態８に係る半導体装置の構造を示す断面図である。 本発明の実施の形態９に係る半導体装置の構造を示す上面図である。 本発明の実施の形態９に係る半導体装置の構造を示す断面図である。

符号の説明

１ 半導体基板、２ 素子分離絶縁膜、３，４ ウェル領域、１０ ＭＩＳトランジスタ、１１ ソース・ドレイン領域、１３ ゲート電極、１８，１９ 不純物領域、２０，３０，４０，５０ 層間絶縁膜、２５，ＣＬＧ，ＣＬＶ 導体、ＤＣ１〜ＤＣ６ デカップリング容量、ＧＮＤＬ 負電源配線、ＶＤＤＬ 正電源配線。

Claims (12)

1. 半導体装置であって、
   半導体基板と、
   前記半導体基板上に形成され、互いに誘電率が異なり、互いに積層された第１及び第２の層間絶縁膜と、
   前記第１及び第２の層間絶縁膜のうち誘電率が高い方の膜だけをそれらの間に挟み、同一の配線層に形成された第１及び第２の導体と、
   前記半導体基板に形成された第１のＭＩＳトランジスタと、
   前記第１のＭＩＳトランジスタのゲート電極の側方であって、かつ前記第１の導体の直下に形成された、前記ゲート電極と同じ層構造の第３の導体と
   を備え、
   前記第１及び第２の導体では、一方には前記半導体装置の高電位側の電源電位が印加され、他方には前記半導体装置の低電位側の電源電位が印加され、
   前記第３の導体には、前記高電位側及び低電位側の電源電位のうち前記第１の導体とは異なる電源電位が印加され、
   前記第１及び第２の導体の間にはデカップリング容量が形成され、
   前記第１及び第３の導体の間にはデカップリング容量が形成される、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記半導体基板には、前記第１のＭＩＳトランジスタと同じ導電型であって、ゲート電極の層構造が前記第１のＭＩＳトランジスタと同じである第２のＭＩＳトランジスタが形成されており、
   前記第３の導体は、前記第１及び第２のＭＩＳトランジスタの前記ゲート電極の間に位置する、半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記半導体基板の上面内には、前記第１及び第２のＭＩＳトランジスタのソース・ドレイン領域が形成されており、
   前記第１及び第２のＭＩＳトランジスタの前記ソース・ドレイン領域の間における前記半導体基板の上面内には、当該ソース・ドレイン領域と同じ導電型の不純物領域が形成されている、半導体装置。
4. 請求項１に記載の半導体装置であって、
   前記半導体基板の上面内には不純物領域が形成されており、
   前記第３の導体は、前記不純物領域上に素子分離絶縁膜を介して形成されており、
   前記不純物領域には、前記高電位側及び低電位側の電源電位のうち前記第３の導体とは異なる電源電位が印加され、
   前記第３の導体と前記不純物領域との間にはデカップリング容量が形成される、半導体装置。
5. 請求項１に記載の半導体装置であって、
   前記第１の層間絶縁膜は、前記第２の層間絶縁膜よりも誘電率が高く、前記ゲート電極及び前記第３の導体を覆って前記半導体基板上に形成されており、
   前記第２の層間絶縁膜は前記第１の層間絶縁膜上に形成されており、
   前記第１及び第３の導体の間には、前記第１及び第２の層間絶縁膜のうち前記第１の層間絶縁膜のみが介在している、半導体装置。
6. 請求項１に記載の半導体装置であって、
   前記第２の導体は前記第３の導体の直上に位置しており、
   前記第３の導体の直上においては、前記第１の導体の上面視での表面積は、前記第２の導体のそれよりも大きい、半導体装置。
7. 半導体装置であって、
   半導体基板と、
   前記半導体基板に形成された第１のＭＩＳトランジスタと、
   互いに誘電率が異なり、互いに積層された第１及び第２の層間絶縁膜と、
   前記第１及び第２の層間絶縁膜のうち誘電率が高い方の膜だけをそれらの間に挟む第１及び第２の導体と
   を備え、
   前記第１の層間絶縁膜は、前記第２の層間絶縁膜よりも誘電率が高く、前記第１のＭＩＳトランジスタのゲート電極を覆って前記半導体基板上に形成されており、
   前記第２の層間絶縁膜は前記第１の層間絶縁膜上に形成されており、
   前記第１の導体は、前記第１の層間絶縁膜内であって、前記ゲート電極の側方かつ前記第２の導体の直下に形成されており、
   前記第２の導体は、前記ゲート電極及び前記第１の導体の上方に位置する配線層に形成されており、
   前記ゲート電極と前記第１の導体は、互いに同じ層構造であり、
   前記第１及び第２の導体では、一方には前記半導体装置の高電位側の電源電位が印加され、他方には前記半導体装置の低電位側の電源電位が印加され、
   前記第１及び第２の導体の間にはデカップリング容量が形成される、半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記半導体基板には、前記第１のＭＩＳトランジスタと同じ導電型であって、ゲート電極の層構造が前記第１のＭＩＳトランジスタと同じである第２のＭＩＳトランジスタが形成されており、
   前記第１の導体は、前記第１及び第２のＭＩＳトランジスタの前記ゲート電極の間に位置する、半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記半導体基板の上面内には、前記第１及び第２のＭＩＳトランジスタのソース・ドレイン領域が形成されており、
   前記第１及び第２のＭＩＳトランジスタの前記ソース・ドレイン領域の間における前記半導体基板の上面内には、当該ソース・ドレイン領域と同じ導電型の不純物領域が形成されている、半導体装置。
10. 請求項７に記載の半導体装置であって、
    前記半導体基板の上面内には不純物領域が形成されており、
    前記第１の導体は、前記不純物領域上に素子分離絶縁膜を介して形成されており、
    前記不純物領域には、前記高電位側及び低電位側の電源電位のうち前記第１の導体とは異なる電源電位が印加され、
    前記第１の導体と前記不純物領域との間にはデカップリング容量が形成される、半導体装置。
11. 請求項７に記載の半導体装置であって、
    前記配線層に形成され、前記高電位側及び低電位側の電源電位のうち前記第２の導体とは異なる電源電位が印加される第３の導体をさらに備え、
    前記第２及び第３の導体の間にはデカップリング容量が形成される、半導体装置。
12. 請求項１１に記載の半導体装置であって、
    前記第３の導体は前記第１の導体の直上に位置しており、
    前記第１の導体の直上においては、前記第２の導体の上面視での表面積は、前記第３の導体のそれよりも大きい、半導体装置。

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