JP5101079B2 - 半導体装置 - Google Patents
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Description
図1は本発明の実施の形態1に係る半導体装置の構造を示す上面図である。図2は本実施の形態1に係る半導体装置を図1における矢視A−Aで見た際の構造を示す断面図である。なお図1では、本半導体装置の特徴が理解できるように、層間絶縁膜等の構成要素の記載を省略している。後述する図3,5,10,12,14,16,18の上面図についても同様である。
図3は本発明の実施の形態2に係る半導体装置の構造を示す上面図である。図4は本実施の形態2に係る半導体装置を図3における矢視B−Bで見た際の構造を示す断面図である。本実施の形態2に係る半導体装置は、上述の実施の形態1に係る半導体装置を変形したものである。以下では、本実施の形態2に係る半導体装置について、実施の形態1に係る半導体装置との相違点を中心に説明する。
一般的に、半導体装置の製造性を高めるためには、同じ層構造を有する導体の占有率と同様に、基板表面での所定寸法内における同じ導電型の不純物領域の占有率も所定範囲内に収めることが重要である。上述の実施の形態1では、2つのMISトランジスタ10のソース・ドレイン領域11の間には、素子分離絶縁膜2が形成されており、それらと同じ導電型の不純物領域は存在していないため、当該2つのMISトランジスタ10とデカップリング容量DC2とが形成されている領域においては、ソース・ドレイン領域11と同じ導電型の不純物領域、つまりn型の不純物領域の占有率を所定範囲内に収めることが容易ではない。
図7は本発明の実施の形態4に係る半導体装置の構造を示す断面図である。本実施の形態4に係る半導体装置は、上述の実施の形態1に係る半導体装置において、層間絶縁膜30の誘電率を変更したものである。以下では、本実施の形態4に係る半導体装置について、実施の形態1に係る半導体装置との相違点を中心に説明する。
図10は本発明の実施の形態5に係る半導体装置の構造を示す上面図である。図11は本実施の形態5に係る半導体装置を図10における矢視D−Dで見た際の構造を示す断面図である。本実施の形態5に係る半導体装置は、上述の実施の形態1に係る半導体装置を変更したものである。以下では、本実施の形態5に係る半導体装置について、実施の形態1に係る半導体装置との相違点を中心に説明する。
図12は本発明の実施の形態6に係る半導体装置の構造を示す上面図である。図13は本実施の形態6に係る半導体装置を図12における矢視E−Eで見た際の構造を示す断面図である。本実施の形態6に係る半導体装置は、上述の実施の形態2に係る半導体装置を変形したものである。以下では、本実施の形態6に係る半導体装置について、実施の形態2に係る半導体装置との相違点を中心に説明する。
図14は本発明の実施の形態7に係る半導体装置の構造を示す上面図である。図15は本実施の形態7に係る半導体装置を図14における矢視F−Fで見た際の構造を示す断面図である。本実施の形態7に係る半導体装置は、上述の実施の形態3に係る半導体装置を変形したものである。以下では、本実施の形態7に係る半導体装置について、実施の形態3に係る半導体装置との相違点を中心に説明する。
上述の図4,8,13に示される半導体装置では、デカップリング容量DC3をそれらの間に挟む2つのMISトランジスタ10のゲート電極13の間には、当該ゲート電極13と同じ層構造の導体25が形成されているものの、当該2つのMISトランジスタ10のソース・ドレイン領域11の間には当該ソース・ドレイン領域11と同じ導電型の不純物領域は形成されていないため、当該2つのMISトランジスタ10とデカップリング容量DC3が形成されている領域では、所定寸法内における同じ導電型を有する不純物領域の占有率を所望の範囲内に収めることは容易ではない。
上述の図6,9,15に示される半導体装置では、デカップリング容量DC4をそれらの間に挟む2つのMISトランジスタ10のソース・ドレイン領域11の間には、当該ソース・ドレイン領域11と同じ導電型の不純物領域18が形成されているものの、当該2つのMISトランジスタ10のゲート電極13の間には当該ゲート電極13と同じ層構造の導体は形成されていないため、当該2つのMISトランジスタ10とデカップリング容量DC4が形成されている領域では、同じ層構造を有する導体の占有率を所望の範囲内に収めることは容易ではない。
Claims (12)
- 半導体装置であって、
半導体基板と、
前記半導体基板上に形成され、互いに誘電率が異なり、互いに積層された第1及び第2の層間絶縁膜と、
前記第1及び第2の層間絶縁膜のうち誘電率が高い方の膜だけをそれらの間に挟み、同一の配線層に形成された第1及び第2の導体と、
前記半導体基板に形成された第1のMISトランジスタと、
前記第1のMISトランジスタのゲート電極の側方であって、かつ前記第1の導体の直下に形成された、前記ゲート電極と同じ層構造の第3の導体と
を備え、
前記第1及び第2の導体では、一方には前記半導体装置の高電位側の電源電位が印加され、他方には前記半導体装置の低電位側の電源電位が印加され、
前記第3の導体には、前記高電位側及び低電位側の電源電位のうち前記第1の導体とは異なる電源電位が印加され、
前記第1及び第2の導体の間にはデカップリング容量が形成され、
前記第1及び第3の導体の間にはデカップリング容量が形成される、半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体基板には、前記第1のMISトランジスタと同じ導電型であって、ゲート電極の層構造が前記第1のMISトランジスタと同じである第2のMISトランジスタが形成されており、
前記第3の導体は、前記第1及び第2のMISトランジスタの前記ゲート電極の間に位置する、半導体装置。 - 請求項2に記載の半導体装置であって、
前記半導体基板の上面内には、前記第1及び第2のMISトランジスタのソース・ドレイン領域が形成されており、
前記第1及び第2のMISトランジスタの前記ソース・ドレイン領域の間における前記半導体基板の上面内には、当該ソース・ドレイン領域と同じ導電型の不純物領域が形成されている、半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体基板の上面内には不純物領域が形成されており、
前記第3の導体は、前記不純物領域上に素子分離絶縁膜を介して形成されており、
前記不純物領域には、前記高電位側及び低電位側の電源電位のうち前記第3の導体とは異なる電源電位が印加され、
前記第3の導体と前記不純物領域との間にはデカップリング容量が形成される、半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1の層間絶縁膜は、前記第2の層間絶縁膜よりも誘電率が高く、前記ゲート電極及び前記第3の導体を覆って前記半導体基板上に形成されており、
前記第2の層間絶縁膜は前記第1の層間絶縁膜上に形成されており、
前記第1及び第3の導体の間には、前記第1及び第2の層間絶縁膜のうち前記第1の層間絶縁膜のみが介在している、半導体装置。 - 請求項1に記載の半導体装置であって、
前記第2の導体は前記第3の導体の直上に位置しており、
前記第3の導体の直上においては、前記第1の導体の上面視での表面積は、前記第2の導体のそれよりも大きい、半導体装置。 - 半導体装置であって、
半導体基板と、
前記半導体基板に形成された第1のMISトランジスタと、
互いに誘電率が異なり、互いに積層された第1及び第2の層間絶縁膜と、
前記第1及び第2の層間絶縁膜のうち誘電率が高い方の膜だけをそれらの間に挟む第1及び第2の導体と
を備え、
前記第1の層間絶縁膜は、前記第2の層間絶縁膜よりも誘電率が高く、前記第1のMISトランジスタのゲート電極を覆って前記半導体基板上に形成されており、
前記第2の層間絶縁膜は前記第1の層間絶縁膜上に形成されており、
前記第1の導体は、前記第1の層間絶縁膜内であって、前記ゲート電極の側方かつ前記第2の導体の直下に形成されており、
前記第2の導体は、前記ゲート電極及び前記第1の導体の上方に位置する配線層に形成されており、
前記ゲート電極と前記第1の導体は、互いに同じ層構造であり、
前記第1及び第2の導体では、一方には前記半導体装置の高電位側の電源電位が印加され、他方には前記半導体装置の低電位側の電源電位が印加され、
前記第1及び第2の導体の間にはデカップリング容量が形成される、半導体装置。 - 請求項7に記載の半導体装置であって、
前記半導体基板には、前記第1のMISトランジスタと同じ導電型であって、ゲート電極の層構造が前記第1のMISトランジスタと同じである第2のMISトランジスタが形成されており、
前記第1の導体は、前記第1及び第2のMISトランジスタの前記ゲート電極の間に位置する、半導体装置。 - 請求項8に記載の半導体装置であって、
前記半導体基板の上面内には、前記第1及び第2のMISトランジスタのソース・ドレイン領域が形成されており、
前記第1及び第2のMISトランジスタの前記ソース・ドレイン領域の間における前記半導体基板の上面内には、当該ソース・ドレイン領域と同じ導電型の不純物領域が形成されている、半導体装置。 - 請求項7に記載の半導体装置であって、
前記半導体基板の上面内には不純物領域が形成されており、
前記第1の導体は、前記不純物領域上に素子分離絶縁膜を介して形成されており、
前記不純物領域には、前記高電位側及び低電位側の電源電位のうち前記第1の導体とは異なる電源電位が印加され、
前記第1の導体と前記不純物領域との間にはデカップリング容量が形成される、半導体装置。 - 請求項7に記載の半導体装置であって、
前記配線層に形成され、前記高電位側及び低電位側の電源電位のうち前記第2の導体とは異なる電源電位が印加される第3の導体をさらに備え、
前記第2及び第3の導体の間にはデカップリング容量が形成される、半導体装置。 - 請求項11に記載の半導体装置であって、
前記第3の導体は前記第1の導体の直上に位置しており、
前記第1の導体の直上においては、前記第2の導体の上面視での表面積は、前記第3の導体のそれよりも大きい、半導体装置。
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