TW201334159A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置。上述半導體裝置包括基板，包括主動區；閘極堆疊，設置於基板上，其中每一個閘極堆疊係形成於兩個相鄰的主動區之間；第一電阻，具有設置於主動區的第一主動區上方的第一下端，以及連接至第一連接器的第一上端；第二電阻，具有設置於主動區的第二主動區上方的第二下端，以及連接至第一連接器的第二上端；開關，由第一主動區、第二主動區和閘極堆疊的第一閘極構成；第三電阻，具有設置於主動區的第二主動區上方的第三下端，其中第三電阻的第三下端耦接至第二電阻的第二下端。

Description

半導體裝置
本發明係有關於一種半導體裝置、半導體系統及其製造方法，特別係有關於一種嵌入式動態隨機存取記憶體(EDRAM)元件中的可調變曲折線電阻及其製造方法。
積體電路(IC)工業因為多種電子元件(例如電晶體、二極體、電阻、電容等)積集密度的提升而歷經快速的成長。主要地，積集密度的提升係來自於半導體技術節點的微縮(例如20nm製程微縮)。隨著最近對於小型化、高速、大頻寬和低耗電及低延遲的需求日漸提升，更需要更小和更具創造性的半導體晶片封裝技術。
例如筆記型電腦的現代電子裝置係包括多種記憶體，以儲存資料。記憶體電路係包括兩個主要的類別。一個類別為揮發性記憶體，另一個類別為非揮發性記憶體。揮發性記憶體係包括隨機存取記憶體(RAM)，其可進一步分為兩個子類別，靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)。因為當SRAM和DRAM兩者未通電時會失去儲存資料，所以SRAM和DRAM兩者為揮發性記憶體。另一方面，除了對非揮發性記憶體施加電荷之外，非揮發性記憶體可以永遠保存其儲存的資料。非揮發性記憶體係包括多種子類別，例如電子抹除式可複寫唯讀記憶體(EEPROM)和快閃記憶體(flash memory)。
一DRAM電路可包括複數個行列配置的DRAM。一DRAM晶胞可由一單一金氧半導體(MOS)電晶體和一儲存 電容串聯構成。具開關功能的MOS電晶體係耦接於一位元線和儲存電容的一電極之間。上述儲存電容的另一電極係連接至位於相同行的其他晶胞的相應電極，且被施加偏壓至一平板電壓(plate voltage)。上述儲存電容係包括一個位元的資料。藉由將一字元線耦接至MOS電晶體的閘極，可寫入或讀取儲存在儲存電容中的資料。特別地，在寫入期間，被寫入的資料會置於位元線。藉由打開MOS電晶體，也會對上述儲存電容充電。另一方面，在讀取期間，位元線會預先充電至一電壓值。藉由打開MOS電晶體，位元線的電壓改變係表示上述儲存電容的邏輯狀態。
當半導體技術逐漸發展，對於進一步降低半導體晶片的物理尺寸且提升記憶體電路和邏輯電路整體的性能，基於半導體裝置的嵌入式動態隨機存取記憶體(EDRAM)已成為一種有效的解決方案。EDRAM和其伴隨的中央處理單元(CPU)製造者係製造在相同的晶片上。將EDRAM和邏輯電路積集於單一晶片上會有助於達到較快讀取和寫入速度、較低電源消耗和較小尺寸規格(form factor)的目的。
有鑑於此，本發明一實施例係提供一種半導體裝置。上述半導體裝置包括一基板，包括複數個主動區；複數個閘極堆疊，設置於上述基板上方，其中每一個上述些閘極堆疊係形成於兩個相鄰的上述主動區之間；一第一電阻，具有設置於上述些主動區的一第一主動區上方的一第一下端，以及連接至一第一連接器的一第一上端；一第二電阻，具有設置於上述些主動區的一第二主動區上方的一第二下 端，以及連接至上述第一連接器的一第二上端；一開關，由上述第一主動區、上述第二主動區和上述些閘極堆疊的一第一閘極構成；一第三電阻，具有設置於上述些主動區的上述第二主動區上方的一第三下端，其中上述第三電阻的上述第三下端耦接至上述第二電阻的上述第二下端。
本發明另一實施例係提供一種半導體系統。上述半導體系統包括一第一層間介電層，形成於一基板上方，其中上述第一層間介電層包括一第一閘極堆疊和一第二閘極堆疊；一第二層間介電層，形成於上述第一層間介電層上方；一第三層間介電層，形成於上述第二層間介電層上方；一可調變曲折線電阻，包括一第一電阻，設置於上述基板的一第一主動區上方；一第二電阻，設置於上述基板的一第二主動區上方；一第三電阻，設置於上述基板的一第二主動區上方；一第一串聯電路，由上述第一電阻、上述第二電阻和上述第三電阻串聯形成；一第一開關，與上述第一串聯電路並聯，其中上述第一開關包括上述第一閘極；上述第一主動區；上述第二主動區；一動態隨機存取記憶體晶胞，鄰接於上述可調變曲折線電阻，包括一動態隨機存取記憶體電晶體，形成於上述基板中，其中上述動態隨機存取記憶體電晶體包括上述第二閘極堆疊；一第一導電電容板，形成於上述第二層間介電層中；一第二導電電容板，形成於上述第三層間介電層中；一電容介電層，形成於上述第一導電電容板和上述第二導電電容板之間。
本發明又另一實施例係提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括提供一基板，其具有 一第一導電類型；形成一第一電晶體，包括形成一第一摻雜區，其具有一第二導電類型；形成一第二摻雜區，其具有上述第二導電類型；形成一第一閘極；形成與上述第一電晶體並聯的一第一串聯電路，包括於上述第一摻雜區上方形成一第一電阻；於上述第二摻雜區上方形成一第二電阻；以一第一連接器耦接上述第一電阻和上述第二電阻；配置一第一控制電路，以產生上述第一電晶體的一第一閘極訊號。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在不脫離本發明之精神和範圍內，任何熟悉此項技藝者，可依據此項技藝，以清楚地形成本發明其他的實施例。而本發明之保護範圍僅為申請專利範圍之附屬項所限制。
本發明實施例特別係有關於嵌入式動態隨機存取記憶體(EDRAM)元件中的可調變曲折線電阻。然而，本發明實施例也可應用多種半導體元件。
首先請參考第1A圖，其為本發明一實施例之曲折線電阻結構的立體圖。曲折線電阻結構100可包括複數個串聯的電阻。如第1A圖所示，曲折線電阻結構100可包括一第一電阻192、一第二電阻194、一第三電阻196和一第四電阻198。曲折線電阻100可更包括複數個連接器(connectors)，即一第一連接器164、一第二連接器166和一第三連接器168。如第1A圖所示的連接器可為一半導體元件的摻雜區。在本發明另一實施例中，如第1A圖所示 的連接器可為多晶矽連接器或主動層(OD)連接器。
如第1A圖所示，第一連接器164係用以連接第一電阻192和第二電阻194。類似地，第二連接器166和第三連接器168係用以連接其他電阻，以形成一曲折線電阻結構。應了解雖然第1A圖顯示四個串聯的電阻形成的曲折線電阻結構100，然而上述曲折線電阻結構100可容納任意數量的電阻。為了簡化起見，由四個串聯的電阻形成一個曲折線電阻結構。
可由複數個串聯的介層孔形成如第1A圖所示的每一個電阻(例如第四電阻198)。在本發明一實施例中，可由三個介層孔152、154、156形成如第1A圖所示的每一個電阻(例如第四電阻198)。應注意雖然第1A圖顯示三個串聯的介層孔，然而每一個電阻可容納任意數量的串聯的介層孔。此外，此處連接的介層孔僅限於清楚地顯示不同實施例的發明態樣。任何熟習此技藝者了解會有許多變化、更動與潤飾。舉例來說，第四電阻198可包括複數個並聯的電阻，且每一個電阻可包括複數個串聯的介層孔。
在本發明一實施例中，電阻(例如第四電阻198)的長度範圍可為200nm至1μm。在本發明一實施例中，由三個介層孔形成的電阻的長度範圍可約為740nm，而這三個介層孔的總電阻值約為871.99歐姆(ohms)。如第1A圖所示，曲折線電阻結構100由四個串聯的電阻形成。結果曲折線電阻結構100的總電阻值約等於871.99歐姆的四倍。另外，任何熟習此技藝者了解連接器(例如第一連接器164)可加入額外的電阻，其具有這些電阻最小的電阻值(例如第 四電阻198)。
可於一半導體元件的主動區頂部上形成曲折線電阻結構100。後續之第2和3圖係描述曲折線電阻結構100的詳細形成方式。具有曲折線電阻結構的半導體元件的優點之一為，如第1A圖所示的曲折線電阻結構可幫助降低半導體電阻的尺寸規格(form factor)，以達到小型半導體電阻的目的。
在本發明一實施例中，兩個相鄰的電阻(例如第一電阻192和第二電阻194)之間距離的範圍可為0.03μm至5μm。應注意上述距離僅做為實施例。可依據不同製程改變上述距離。舉例來說，在65nm製程中，上述距離的範圍可為0.1μm至1μm。在一半導體元件的主動區頂部上具有曲折線電阻結構的半導體元件(未顯示於第2和3圖中)的另一個優點為，因為曲折線電阻結構並非嵌入基板中，所以可降低例如基底寄生電容的一些寄生參數。在本發明一實施例中，當兩個相鄰的電阻之間距離為0.054μm時，兩個相鄰的電阻之間的寄生電容約為0.0125pF。應注意上述0.0125pF的寄生電容僅做為實施例。可依據不同製程改變兩個相鄰的電阻之間的寄生電容。簡言之，如第1A圖所示的曲折線電阻結構可幫助降低半導體電阻的寄生電容。
第1B圖為本發明一實施例之可調變曲折線電阻的示意圖。可調變曲折線電阻150可包括複數個串聯的電阻。如第1B圖所示，可調變曲折線電阻150可包括一第一電阻102、一第二電阻104、一第三電阻106、一第四電阻108、一第五電阻110、一第六電阻112、一第七電阻114、一第 八電阻116、一第九電阻118和一第十電阻120。可調變曲折線電阻150可更包括複數個連接器(connectors)，即一第一連接器140、一第二連接器142和一第三連接器144。
如第1B圖所示，第一連接器140係用以連接第二電阻104和第三電阻106。類似地，第二連接器142和第三連接器144係用以連接其他電阻，以形成一曲折線電阻結構。應了解雖然第1B圖顯示十個串聯的電阻形成的可調變曲折線電阻150，然而上述可調變曲折線電阻150可容納任意數量的電阻。為了簡化起見，由十個串聯的電阻形成一個可調變曲折線電阻結構。
為了調變如第1B圖所示的曲折線電阻結構的電阻值，可調變曲折線電阻150可更包括複數個開關，即一第一開關126、一第二開關128和一第三開關136。每一個開關(例如第一開關126)與兩個相鄰的電阻並聯。另外，藉由打開第一開關126，可使電流旁路(bypass)於第二電阻104和第三電阻106。結果，第一電阻102係藉由打開第一開關126連接至第四電阻108。類似地，可調變曲折線電阻150可藉由打開如第1B圖所示的其他開關(例如第二開關128和第三開關136)選擇或排除其他電阻。
可由複數個串聯的半導體介層孔形成如第1B圖所示的每一個電阻(例如第十電阻120)。在本發明一實施例中，可藉由三個介層孔152、154、156形成每一個電阻(例如第十電阻120)。第1A圖已敘述介層孔(例如介層孔152)的物理特性，在此不做重覆敘述。
可於一半導體元件的主動區頂部上形成可調變曲折線 電阻150。舉例來說，於一第一摻雜區122和一第二摻雜區124上分別形成第二電阻104和第三電阻106。並且，第一摻雜區122、第二摻雜區124和一閘極堆疊係形成第一開關126。因此，第二電阻104和第三電阻106係係連接至第一開關126。後續之第2和3圖係描述可調變曲折線電阻150的詳細形成方式。具有可調變曲折線電阻的半導體元件的優點之一為，如第1B圖所示的可調變曲折線電阻結構可幫助降低半導體電阻的尺寸規格(form factor)，以達到小型半導體電阻的目的。另外，考慮到在不同應用時，可藉由打開或關閉上述開關得到不同的電阻值。
第1C圖為本發明一實施例之可調變曲折線電阻的一控制電路的示意圖。如第1C圖所示，一可調變電阻控制器182耦接至可調變曲折線電阻結構。特別地，可調變電阻控制器182可分別對第一開關126、第二開關128和第三開關136產生三個閘極驅動訊號184、186和188。藉由打開不同的開關來改變可調變曲折線電阻的相應電阻值。舉例來說，藉由打開第三開關136，可使電流旁路(bypass)於第六電阻112和第七電阻114。任何熟習此技藝者會了解藉由運用三個開關而有八個不同的組合。就其本身而論，可完成具有八個製程步驟的可調變曲折線電阻。另外，應注意此圖式僅做為實施例，然其並非用以限定申請專利範圍之保護範圍。任何熟習此技藝者了解會有許多變化、更動與潤飾。舉例來說，可調變曲折線電阻可容納任意數量的電阻和開關。
第1D圖為本發明一實施例之可調變曲折線電阻的一 控制電路。可調變電阻控制器182包括一偏壓源162和複數個串聯的電阻。在本發明一實施例中，可調變電阻控制器的電阻(例如多晶矽電阻172)可為一多晶矽電阻。多晶矽電阻172、174和176係形成介於偏壓源162和接地之間的一分壓器。並且，分壓器的每一個級別的電壓(例如多晶矽電阻172和174之間的一接點)更耦接至一相應開關的一閘極。就其本身而論，可藉由調變上述偏壓源162來打開或關閉上述開關(例如第三開關136)。
如第1表所示的一實施例係用以說明如第1D圖所示之可調變電阻控制器182的操作方式。如第1表所示，多晶矽電阻172、174和176的電阻值係分別定義為R、1.5R和2R。任何熟習此技藝者會了解可藉由改變多晶矽電阻的寬度或長度來調整多晶矽電阻的電阻值。如第1表所示之多晶矽電阻172、174和176的電阻值僅做為實施例。考慮到在不同應用時，可應用其他的電阻值。並且，雖然第1D圖顯示由複數個電阻(例如多晶矽電阻172)形成分壓器，然而也可由其他被動元件形成分壓器。舉例來說，可由複數 個電容形成分壓器。在本發明一實施例中，上述電容可為金屬-氧化物-矽變電容(MOSVAR)、金屬-絕緣體-金屬(MIM)電容、金屬-氧化物-金屬(MOM)電容或類似的元件。
第1D圖更顯示可藉由調整一偏壓源的方式來得到一可調變曲折線電阻。如第1表所示，藉由施加不同的偏壓來相應改變每一個電阻(例如多晶矽電阻176)的跨壓。舉例來說，當設定偏壓值為0V時，每一個電阻的跨壓也等於0V。結果，曲折線電阻係包括所有的電阻(例如第一電阻102、第二電阻104、第三電阻106、第四電阻108、第五電阻110、第六電阻112和第七電阻114)。另一方面，當設定偏壓值增加至0.7V時，開關126的閘極電壓上升至0.7V，上述電壓係夠高而打開開關126。結果，可使電流旁路(bypass)於第一電阻102和第二電阻104而未包括於曲折線電阻中。類似地，可藉由控制偏壓源162來得到可調變曲折線電阻。
第2圖為本發明一實施例之可調變曲折線電阻結構的剖面圖。如第2圖所示，半導體元件200可包括複數個半導體層。一基板210可包括塊狀矽基板、摻雜或未摻雜基板或一絶緣層上覆矽(silicon on insulator,SOI)基板的主動層。通常來說，一絶緣層上覆矽(SOI)基板包括例如矽、鍺、矽鍺、絶緣層上覆矽、絶緣層上覆矽鍺或上述組合的一半導體材料層。也可使用包括多層基板(multi-layered substrates)、梯度基板(gradient substrates)或混合式方向基板(hybrid orientation substrates)等其他基板。
基板210可包括多種的電路(圖未顯示)。形成於基板 210上的上述電路可為適用於特別應用的任意類型電路。在本發明一實施例中，上述電路可包括例如電晶體、電容、二極體、光二極體、保險絲或類似元件等多種的n型金氧半導體元件(NMOS)及/或p型金氧半導體元件(PMOS)。可內連線上述電路以進行一或多項功能。上述功能可包括記憶結構、加工結構、感測器、放大器、電源分配器、輸入/輸出電路系統或類似電路系統。任何熟習此技藝者了解上述實施例僅用於進一步說明本發明的應用，然其並非用以限定本發明。
如第2圖所示，基板210可包括複數個摻雜區，即一第一摻雜區212、一第二摻雜區214、一第三摻雜區216、一第四摻雜區218和一第五摻雜區219。可於一閘極堆疊202的相對側的基板210中形成上述摻雜區(例如第一摻雜區212)。在本發明一實施例中，當基板210為一n型基板時，可藉由植入例如硼、鎵、銦或類似摻質的適當p型摻質形成上述摻雜區(例如第一摻雜區212)。在本發明另一實施例中，當基板210為一p型基板時，可藉由植入例如磷、鉮或類似摻質的適當n型摻質形成上述摻雜區(例如第一摻雜區212)。應注意第一摻雜區212、第二摻雜區214和閘極堆疊202可形成一第一開關。類似地，第二摻雜區214、第三摻雜區216和閘極堆疊204可形成一第二開關。
可於基板210上方形成第一層間介電(ILD)層220。可利用化學氧相沉積(CVD)法、濺鍍法或用於形成層間介電層的任何其他常用方法來形成第一層間介電層220。第一層間介電層220可包括摻雜或未摻雜氧化矽，然而，第一 層間介電層220也可使用例如摻雜氮化矽的矽玻璃、高介電常數材料、上述組合或類似材料等其他材料。形成第一層間介電層220之後，可使用例如化學機械研磨(CMP)製程來平坦化第一層間介電層220。
可於第一層間介電層220上方形成第二層間介電層230，並於第二層間介電層230上方形成第三層間介電層240。第二層間介電層230和第三層間介電層240的形成方式係類似於第一層間介電層220的形成方式，因此在此不做重覆敘述。如第2圖所示，可於每一層層間介電層中形成複數個介層孔。特別地，在第一層間介電層220中，一介層孔222係形成於第一摻雜區212上方。介層孔224、226係形成於第二摻雜區214上方。一介層孔228係形成於第三摻雜區216上方。類似地，介層孔223、225和227係分別形成於第四摻雜區218和第五摻雜區219上方。在第二層間介電層230中，介層孔232、234、236、238、233、235和237係分別形成於介層孔222、224、226、228、223、225和227上方。在第三層間介電層240中，介層孔242、244、246、248、243、245和247係分別形成於介層孔232、234、236、238、233、235和237上方。結果，介層孔222、232和242係形成一第一電阻。類似地，其他的介層孔係形成其他的電阻。
並且，可使用一互連物(一底金屬層250的第一互連物252)串聯如第2圖所示的兩個相鄰的電阻，以形成一串聯電阻電路。此外，進一步將複數個串聯電阻電路連接在一起，以形成一曲折線電阻結構。第2圖更顯示複數個開關， 每一個開關與其相應的串聯電阻電路並聯。舉例來說，第一摻雜區212、閘極堆疊202和第二摻雜區214係形成一第一開關，其與第一串聯電阻電路(介層孔222、232、242、第一互連物252以及介層孔244、234、224)並聯。藉由控制第一開關的開啟或關閉，可將第一串聯電阻電路包括於上述曲折線電阻結構中或排除於上述曲折線電阻結構之外。
於第三層間介電層240上形成底金屬層250。如第2圖所示，底金屬層250可包括複數個互連物(例如第一互連物252)。上述互連物(例如第一互連物252)由例如銅、銅合金或類似材質等金屬材料形成。同樣地，頂金屬層260可包括複數個互連物(圖未顯示)。可藉由例如沉積、鑲嵌製程之任何適當製程形成底金屬層250和頂金屬層260。
應注意當第2圖顯示底金屬層250和頂金屬層260的同時，任何熟習此技藝者了解一或多個金屬層間介電層(圖未顯示)和其相應的金屬層(圖未顯示)會形成於底金屬層250和頂金屬層260之間。特別地，可藉由交錯的介電層(例如超低介電常數材料)和導電材料(例如銅)層形成位於底金屬層250和頂金屬層260之間的上述層。
第3圖為本發明一實施例之曲折線電阻和嵌入式動態隨機存取記憶體(EDRAM)晶胞的剖面圖。可於與一嵌入式動態隨機存取記憶體(EDRAM)晶胞364相同的半導體晶片中製造一曲折線電阻362。半導體晶片300可包括一基板210、一第一介電層220、一第二介電層230、一第三介電層240和一第一金屬層250。第2圖已描述上述每一層(例 如第一介電層220)的製程，因此在此不做重覆敘述。
如第3圖所示，基板210可包括複數個隔絕區(例如第一隔絕區418和複數個主動區(例如第一主動區316)。第一主動區316和第二主動區318係形成第一金氧半導體(MOS)電晶體302的源極和汲極區。第三主動區312和第四主動區314係形成第二金氧半導體(MOS)電晶體304的源極和汲極區。第一MOS電晶體302和第二MOS電晶體304被一第二隔絕區428隔開。
上述隔絕區(例如第二隔絕區428)可為淺溝槽隔絕(STI)區，且可利用蝕刻基板210以形成一溝槽及以一介電材料填充上述溝槽的方式來形成上述隔絕區。在本發明一實施例中，可以例如一氧化材料、一高密度電漿(HDP)氧化物或類似材料的一介介電材料填充上述隔絕區。
第一MOS電晶體302和第二MOS電晶體304更包括形成於第一介電層220中的閘極堆疊。上述閘極堆疊可包括閘極介電質308、閘極306和間隙壁303。閘極介電質308可為例如氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、上述組合或類似材料之介電材料。在本發明一實施例中，閘極介電質308可包括於包括氧、氧化氫、一氧化氮或上述組合之環境下，利用例如一濕式或乾式氧化法之適當方式形成的一氧化層。
閘極306可包括例如金屬(例如鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕或類似材料)的導電材料、金屬矽化物材料(例如鈦矽化物、鈷矽化物、鎳矽化物、鉭矽化物或類似材料)，氮化金屬材料(例如氮化鈦、氮化鉭或類似材料)、摻雜多 晶矽、其他導電材料或上述組合。在本發明一實施例中，閘極306可為利用沉積法形成的多晶矽或利用低壓化學氣相沉積法(LPCVD)形成的未摻雜多晶矽。可利用於閘極306和基板210上方全面性沉積一或多個間隙壁層(圖未顯示)的方式來形成間隙壁303。上述間隙壁層可包括氮化矽、氮氧化矽、碳化矽、氧化物或類似材料，且可使用例如CVD法、電漿增強型CVD法、濺鍍法或其他適當技術之常用的方法形成上述間隙壁層。
曲折線電阻362由複數個電阻(例如第一電阻372和第二電阻374)，每一個電阻係形成於基板210的一主動區上。特別地，一第一電阻372係形成於一第一主動區316上，而第二電阻374係形成於一第二主動區318上。如第3圖所示，每一個電阻可包括三個串聯的介層孔。舉例來說，第一電阻372係包括第一介層孔326、第二介層孔336和第三介層孔346。第一介層孔326、第二介層孔336和第三介層孔346係分別位於第一介電層220、第二介電層230和第三介電層240中。互連物354將第一電阻372和第二電阻374串聯。
簡單來說，曲折線電阻362包括兩個串聯電阻。然而，任何熟習此技藝者了解曲折線電阻362可容納任意數量的串聯電阻。另外，當第3圖顯示每一層層間介電層的單一介層孔(例如第二介電層230中的第二介層孔336)時，此圖式僅做為實施例，然其並非用以限定申請專利範圍的保護範圍。任何熟習此技藝者了解會有許多變化、更動與潤飾。舉例來說，可用複數個並聯的第二介層孔來取代第二介層 孔336。
EDRAM晶胞364可包括第二MOS電晶體304和由一第一電容板334、一電容介電層342和一第二電容板344形成的一電容。如第3圖所示，形成第一介電層220之後，可形成穿過第一介電層220的一電容接觸322和一較低位元線接觸324。在本發明一實施例中，可形成電容接觸322以提供第四主動區314和第一電容板334之間的電性連接。可形成較低位元線接觸324。以提供第三主動區312和一較高位元線接觸348之間的電性連接。
可藉由例如鑲嵌製程之任何適當製程形成電容接觸322和較低位元線接觸324。應注意電容接觸322和較低位元線接觸324可包括一或多層導電材料層。舉例來說，電容接觸322和較低位元線接觸324可包括阻障層、黏著層、多層導電層或類似層。
為了對後續蝕刻製程提供一控制點，可於第一介電層220上方形成一第一蝕刻停止層332。第一蝕刻停止層332可為一例如氮化矽、氮氧化矽或類似材料之介電材料。在本發明一實施例中，可利用例如CVD法、PECVD法、原子層沉積(ALD)法或類似方式之任何適當製程來形成第一蝕刻停止層332。
當形成第二介電層230後，可依序圖案化第二介電層230和第一蝕刻停止層332，以暴露其下的電容接觸322，且提供於第二介電層230中的一開口，於上述開口中可形成第一電容板334。可使用適當的微影遮罩製程和蝕刻製程圖案化第二介電層230和第一蝕刻停止層332。當圖案 化第二介電層230和第一蝕刻停止層332後，可形成第一電容板334以電性接觸至電容接觸322。可利用沉積和圖案化例如氮化鈦、氮化鉭、釕或類似材料之一導電材料層形成第一電容板334。可利用例如CVD法、原子層沉積(ALD)法或類似方式之任何適當製程來形成電容介電層342。電容介電層342係形成於第一電容板334上方。電容介電層342可由例如氧化矽電容介電材料、氮化矽電容介電材料、氮氧化矽電容介電材料及/或類似材料。可由例如氮化鉭、氮化鈦、釕、鋁、鎢、銅、上述組合或類似材料的導電材料形成第二電容板344。可利用例如CVD法、PECVD法、ALD法或類似方式之任何適當製程來形成第二電容板344。
形成第三介電層240之後，可形成延伸穿過第三介電層240和第二介電層230的較高位元線接觸348。可使用例如鑲嵌製程之任何適當製程形成較高位元線接觸348。應注意較高位元線接觸348可包括一或多層導電材料層。舉例來說，較高位元線接觸348可包括阻障層、黏著層、多層導電層或類似層。位元線352可藉由較低位元線接觸324和較高位元線接觸348電性接觸至基板210中的第三主動區312。可使用例如鑲嵌製程之任何適當製程形成位元線352。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100‧‧‧曲折線電阻結構
102、192‧‧‧第一電阻
104、194‧‧‧第二電阻
106、196‧‧‧第三電阻
108、198‧‧‧第四電阻
110‧‧‧第五電阻
112‧‧‧第六電阻
114‧‧‧第七電阻
116‧‧‧第八電阻
118‧‧‧第九電阻
120‧‧‧第十電阻
122‧‧‧第一摻雜區
124‧‧‧第二摻雜區
126‧‧‧第一開關
128‧‧‧第二開關
136‧‧‧第三開關
140、164‧‧‧第一連接器
142、166‧‧‧第二連接器
144、168‧‧‧第三連接器
150‧‧‧可調變曲折線電阻
152、154、156‧‧‧介層孔
162‧‧‧偏壓源
172、174、176‧‧‧多晶矽電阻
182‧‧‧可調變電阻控制器
184、186、188‧‧‧閘極驅動訊號
200‧‧‧半導體元件
202、204‧‧‧閘極堆疊
210‧‧‧基板
212‧‧‧第一摻雜區
214‧‧‧第二摻雜區
216‧‧‧第三摻雜區
218‧‧‧第四摻雜區
219‧‧‧第五摻雜區
220‧‧‧第一層間介電層
222、224、226、228、223、225、227、232、234、236、238、233、235、237、242、244、246、248、243、245、 247‧‧‧介層孔
230‧‧‧第二層間介電層
240‧‧‧第三層間介電層
250‧‧‧底金屬層
252‧‧‧第一互連物
260‧‧‧頂金屬層
300‧‧‧半導體晶片
302‧‧‧第一金氧半導體電晶體
303‧‧‧間隙壁
304‧‧‧第二金氧半導體電晶體
306‧‧‧閘極
308‧‧‧閘極介電質
312‧‧‧第三主動區
314‧‧‧第四主動區
316‧‧‧第一主動區
318‧‧‧第二主動區
322‧‧‧電容接觸
324‧‧‧較低位元線接觸
326‧‧‧第一介層孔
332‧‧‧第一蝕刻停止層
334‧‧‧第一電容板
336‧‧‧第二介層孔
342‧‧‧電容介電層
344‧‧‧第二電容板
346‧‧‧第三介層孔
348‧‧‧較高位元線接觸
352‧‧‧位元線
354‧‧‧互連物
362‧‧‧曲折線電阻
364‧‧‧嵌入式動態隨機存取記憶體晶胞
372‧‧‧第一電阻
374‧‧‧第二電阻
418‧‧‧第一隔絕區
428‧‧‧第二隔絕區
第1A圖為本發明一實施例之曲折線電阻結構的立體圖。
第1B圖為本發明一實施例之可調變曲折線電阻的示意圖。
第1C圖為本發明一實施例之可調變曲折線電阻的一控制電路的示意圖。
第1D圖為本發明一實施例之可調變曲折線電阻的一控制電路。
第2圖為本發明一實施例之可調變曲折線電阻結構的剖面圖。
第3圖為本發明一實施例之可調變曲折線電阻和嵌入式動態隨機存取記憶體晶胞的剖面圖。
210‧‧‧基板
220‧‧‧第一層間介電層
230‧‧‧第二層間介電層
240‧‧‧第三層間介電層
250‧‧‧底金屬層
300‧‧‧半導體晶片
302‧‧‧第一金氧半導體電晶體
303‧‧‧間隙壁
304‧‧‧第二金氧半導體電晶體
306‧‧‧閘極
308‧‧‧閘極介電質
312‧‧‧第三主動區
314‧‧‧第四主動區
316‧‧‧第一主動區
318‧‧‧第二主動區
322‧‧‧電容接觸
324‧‧‧較低位元線接觸
326‧‧‧第一介層孔
332‧‧‧第一蝕刻停止層
334‧‧‧第一電容板
336‧‧‧第二介層孔
342‧‧‧電容介電層
344‧‧‧第二電容板
346‧‧‧第三介層孔
348‧‧‧較高位元線接觸
352‧‧‧位元線
354‧‧‧互連物
362‧‧‧曲折線電阻
364‧‧‧嵌入式動態隨機存取記憶體晶胞
372‧‧‧第一電阻
374‧‧‧第二電阻
418‧‧‧第一隔絕區
428‧‧‧第二隔絕區

Claims (10)

  1. 一種半導體裝置，包括：一基板，包括複數個主動區；一第一閘極堆疊和一第二閘極堆疊，設置於該基板上方，其中每一個該第一閘極堆疊和該第二閘極堆疊係形成於兩個相鄰的該主動區之間；一第一電阻，具有設置於該些主動區的一第一主動區上方的一第一下端，以及連接至一第一連接器的一第一上端；一第二電阻，具有設置於該些主動區的一第二主動區上方的一第二下端，以及連接至該第一連接器的一第二上端；一第一開關，由該第一主動區、該第二主動區和該第一閘極堆疊的一第一閘極構成；以及一第三電阻，具有設置於該些主動區的該第二主動區上方的一第三下端，其中該第三電阻的該第三下端耦接至該第二電阻的該第二下端。
  2. 如申請專利範圍第1項所述之半導體裝置，其中：該第一電阻由複數個串聯的第一介層孔形成；該第二電阻由複數個串聯的第二介層孔形成；以及該第三電阻由複數個串聯的第三介層孔形成。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括：一第一層間介電層，形成於該基板上方，其中該些第一介層孔的其中一個、該些第二介層孔的其中一個和該些第三介層孔的其中一個係嵌入該第一層間介電層； 一第二層間介電層，形成於該第一層間介電層上方，其中該些第一介層孔的其中一個、該些第二介層孔的其中一個和該些第三介層孔的其中一個係嵌入該第二層間介電層；以及一第三層間介電層，形成於該第二層間介電層上方，其中該些第一介層孔的其中一個、該些第二介層孔的其中一個和該些第三介層孔的其中一個係嵌入該第三層間介電層。
  4. 如申請專利範圍第3項所述之半導體裝置，更包括：一第一金屬層，形成於該第三層間介電層上方，其中該第一連接器係嵌入該第一金屬層。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一電阻、該第二電阻和該第三電阻係形成一可調變曲折線電阻，該半導體裝置更包括：一可調變電阻控制器，耦接至該開關的該第一閘極，該可調變電阻控制器係配置產生一閘極驅動訊號。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該可調變曲折線電阻包括一第一串聯電路，由該第一電阻、該第二電阻和該第三電阻串聯形成，該半導體裝置更包括：一動態隨機存取記憶體晶胞，鄰接於該可調變曲折線電阻，包括：一動態隨機存取記憶體電晶體，形成於該基板中，其中該動態隨機存取記憶體電晶體包括該第二閘極堆疊；一第一導電電容板，形成於該第二層間介電層中；一第二導電電容板，形成於該第三層間介電層中；以 及一電容介電層，形成於該第一導電電容板和該第二導電電容板之間。
  7. 如申請專利範圍第6項所述之半導體裝置，更包括：一位元線，形成於該第三層間介電層上方；一第一位元線接觸，形成於該第一層間介電層中，其中該第一位元線接觸耦接至該動態隨機存取記憶體電晶體的一第一摻雜區；一第二位元線接觸，形成於該位元線和該第一位元線接觸之間；以及一電容接觸，耦接至該第一導電電容板，其中該電容接觸耦接至該動態隨機存取記憶體電晶體的一第二摻雜區。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第一電阻包括串聯的一第一介層孔、一第二介層孔和一第三介層孔，其中：該第一介層孔由複數個並聯的第一層間介層孔形成；該第二介層孔由複數個並聯的第二層間介層孔形成；以及該第三介層孔由複數個並聯的第三層間介層孔形成，其中：該第一層間介層孔係嵌入該第一層間介電層；該第二層間介層孔係嵌入該第二層間介電層；以及該第三層間介層孔係嵌入該第三層間介電層。
  9. 如申請專利範圍第6項所述之半導體裝置，更包括： 一第二串聯電路，與該第一串聯電路串聯，其中一第二開關與該第二串聯電路並聯；以及一第三串聯電路，與該第二串聯電路串聯，其中一第三開關與該第三串聯電路並聯。
  10. 如申請專利範圍第9項所述之半導體裝置，更包括一控制電路，該控制電路包括：一偏壓源；以及一分壓器，耦接至該偏壓源、該第一開關、該第二開關和該第三開關，其中該偏壓源係配置使：當該分壓器的該閘極電壓小於該第一開關的該臨界電壓時，該可調變曲折線電阻係包括該第一串聯電路；以及當該分壓器的一閘極電壓大於該第一開關的一臨界電壓時，該可調變曲折線電阻不包括該第一串聯電路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696177B (zh) * 2019-10-02 2020-06-11 力晶積成電子製造股份有限公司 用於雙電晶體靜態隨機存取記憶體的位元線結構
TWI696247B (zh) * 2019-01-28 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013202B2 (en) * 2012-05-23 2015-04-21 International Business Machines Corporation Testing structure and method of using the testing structure
KR102027133B1 (ko) * 2012-12-13 2019-10-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
US9947653B2 (en) * 2016-06-16 2018-04-17 Vangaurd International Semiconductor Corporation High-voltage semiconductor devices
US11152429B2 (en) * 2018-03-30 2021-10-19 Intel Corporation Threshold switching contact in a field-effect transistor as a selector
CN116110892A (zh) * 2021-11-09 2023-05-12 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164699A (en) * 1990-12-17 1992-11-17 Hughes Aircraft Company Via resistors within-multi-layer, 3 dimensional structures substrates
US5361001A (en) 1993-12-03 1994-11-01 Motorola, Inc. Circuit and method of previewing analog trimming
FR2728689A1 (fr) 1994-12-23 1996-06-28 Sgs Thomson Microelectronics Circuit d'etalonnage de resistances
JP3217336B2 (ja) * 1999-11-18 2001-10-09 株式会社 沖マイクロデザイン 半導体装置
US6587320B1 (en) * 2000-01-04 2003-07-01 Sarnoff Corporation Apparatus for current ballasting ESD sensitive devices
KR100676354B1 (ko) 2000-03-02 2007-01-31 산요덴키가부시키가이샤 가변 저항 회로, 연산 증폭 회로, 반도체 집적 회로,시상수 전환 회로 및 파형 성형 회로
US6700203B1 (en) 2000-10-11 2004-03-02 International Business Machines Corporation Semiconductor structure having in-situ formed unit resistors
US6958522B2 (en) * 2001-07-05 2005-10-25 International Business Machines Corporation Method to fabricate passive components using conductive polymer
JP2004040009A (ja) 2002-07-08 2004-02-05 Renesas Technology Corp 回路素子および半導体装置
US6730953B2 (en) * 2002-09-13 2004-05-04 Mia-Com, Inc. Apparatus, methods and articles of manufacture for a low control voltage switch
US7660998B2 (en) 2002-12-02 2010-02-09 Silverbrook Research Pty Ltd Relatively unique ID in integrated circuit
JP4342833B2 (ja) * 2003-05-16 2009-10-14 Ｎｅｃエレクトロニクス株式会社 容量セルと半導体装置及びその製造方法
US20050266651A1 (en) * 2004-05-28 2005-12-01 Texas Instruments Incorporated Integrated via resistor
KR100657958B1 (ko) 2005-04-13 2006-12-14 삼성전자주식회사 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자
JP2006332175A (ja) * 2005-05-24 2006-12-07 Freescale Semiconductor Inc トリミング回路及び電子回路
JP2007036151A (ja) 2005-07-29 2007-02-08 Seiko Instruments Inc 抵抗分圧回路を備えた半導体装置
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US20070284662A1 (en) * 2006-06-09 2007-12-13 International Business Machines Corporation Microelectronic structure including high current density resistor
US8598681B2 (en) 2011-12-30 2013-12-03 Stmicroelectronics Pte Ltd. Temperature switch with resistive sensor
KR102059527B1 (ko) * 2013-05-10 2019-12-26 삼성전자주식회사 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696247B (zh) * 2019-01-28 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構
TWI696177B (zh) * 2019-10-02 2020-06-11 力晶積成電子製造股份有限公司 用於雙電晶體靜態隨機存取記憶體的位元線結構
US10825508B1 (en) 2019-10-02 2020-11-03 Powerchip Semiconductor Manufacturing Corporation Bit line structure for two-transistor static random access memory

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