KR101356329B1 - 가변 미앤더 라인 저항 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

가변 미앤더 라인 저항은 복수의 직렬 회로를 포함한다. 각각의 직렬 회로는 트랜지스터의 제1 도핑 영역 위에 형성된 제1 저항, 트랜지스터의 제2 도핑 영역 위에 형성된 제2 저항, 및 제1 저항과 제2 저항 사이에 결합된 커넥터를 포함한다. 제어 회로가 트랜지스터의 온오프를 제어하는데 이용되어 가변 미앤더 라인 저항을 달성하도록 한다.

Description

가변 미앤더 라인 저항{Adjustable Meander Line Resistor}
본 발명은 반도체 장치에 관한 것이다.
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 반도체 공정 노드의 축소(예컨대, 서브 20 nm 노드를 향해 공정 노드를 축소함)에 기인하다. 소형화에 대한 요구로서, 더욱 높은 속도 및 더욱 큰 대역폭뿐만 아니라 더욱 낮은 전력 소비와 레이턴시(latency)가 최근 성장하여, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 성장하였다.
노트북 컴퓨터와 같은 현대 전자 장치는 정보를 저장하기 위한 다양한 메모리를 포함한다. 메모리 회로는 두 개의 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(random access memory; RAM)를 포함하고, RAM은 두 개의 서브 카테고리, 즉, 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 및 다이나믹 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더욱 분할될 수 있다. SRAM과 DRAM 모두는 휘발성인데, 왜냐하면 이들은 작동되지 않을 때 이들이 저장한 정보를 잃을 것이기 때문이다. 반면에, 비휘발성 메모리는 전하가 비휘발성 메모리에 적용되지 않는 한 비휘발성 메모리에 저장된 데이터를 영구적으로 유지할 수 있다. 비휘발성 메모리는 다양한 서브 카테고리, 예컨대 전기적 소거 및 프로그램 가능 읽기용 메모리(electrically erasable programmable read-only memory; EEPROM) 및 플래시 메모리를 포함한다.
DRAM 회로는 행과 열로 정렬된 복수의 DRAM 메모리 셀을 포함할 수 있다. DRAM 셀은 직렬로 연결된 저장 커패시터 및 단일 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터로 구성된다. MOS 트랜지스터는 저장 커패시터의 전극과 비트 라인 사이에 결합된 스위치의 역할을 한다. 저장 커패시터의 다른 전극은 같은 열에 있는 다른 셀의 해당 전극에 연결되고 플레이트 전압으로 바이어스된다. 저장 커패시터는 일 비트의 정보를 포함한다. MOS 커패시터의 게이트에 결합된 워드 라인을 인에이블(enable)함으로써, 저장 커패시터에 저장된 데이터는 기록 및 판독될 수 있다. 특히, 기록 동작 동안에, 기록될 데이터는 비트 라인에 배치된다. MOS 트랜지스터를 턴온(turn on)함으로써, 저장 커패시터는 저장 커패시터의 원래의 논리 상태 및 데이터 비트에 따라 충전 또는 방전 중 어느 하나가 행해질 것이다. 반면에, 판독 동작 동안에, 비트 라인은 전압으로 미리 충전된다. MOS 트랜지스터를 턴온(turn on)함으로써, 비트 라인 상의 전압 변화는 저장 커패시터의 논리 상태를 나타낸다.
반도체 기술이 진화함에 따라, 내장형 DRAM(embedded DRAM; EDRAM) 기반 반도체 장치는 반도체 칩의 물리적 크기를 더욱 줄이고 메모리 회로 및 논리 회로의 성능을 전체적으로 향상시키기 위한 효과적인 해결책으로 부각되고 있다. EDRAM은 동반하는 CPU 프로세서와 같은 다이 상에서 제조된다. 하나의 단일 다이 상에 논리 회로와 EDRAM을 집적하는 것은, 더욱 빠른 판독 속도 및 기록 속도, 더욱 적은 전력 및 더욱 작은 폼 팩터를 달성하는데 도움을 준다.
본 발명의 목적은 가변 미앤더 라인 저항을 제공하는 것이다.
가변 미앤더 라인 저항은 복수의 직렬 회로를 포함한다. 각각의 직렬 회로는 트랜지스터의 제1 도핑 영역 위에 형성된 제1 저항, 트랜지스터의 제2 도핑 영역 위에 형성된 제2 저항, 및 제1 저항과 제2 저항 사이에 결합된 커넥터를 포함한다. 제어 회로가 트랜지스터의 온오프를 제어하는데 이용되어 가변 미앤더 라인 저항을 달성하도록 한다.
본 발명에 따르면, 가변 미앤더 라인 저항을 제공하는 것이 가능하다.
본 개시 및 본 개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a는 실시예에 따른 미앤더 라인(meander line) 저항 구조의 배경도를 나타낸다.
도 1b는 실시예에 따른 가변 미앤더 라인 저항을 나타낸다.
도 1c는 실시예에 따른 가변 미앤더 라인 저항의 제어 회로의 개략도를 나타낸다.
도 1d는 실시예에 따른 가변 미앤더 라인 저항의 제어 회로의 실시예를 나타낸다.
도 2는 실시예에 따른 가변 미앤더 라인 저항 구조의 횡단면도를 나타낸다.
도 3은 실시예에 따른 가변 미앤더 라인 저항 구조 및 내장형 다이나믹 랜덤 액세스 메모리 셀의 횡단면도를 나타낸다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 달리 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시된 것으로, 도면들은 반드시 실척도로 도시될 필요는 없다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 개시는 폭넓은 다양한 특정한 콘텍스트에서 구현될 수 있는 수많은 적용 가능한 발명적 사상을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 본 개시의 실시예를 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 개시의 범위를 한정시키려는 것은 아니다.
본 개시는 특정한 콘텍스트(즉, 내장형 다이나믹 랜덤 엑세스 메모리(EDRAM) 장치에서의 가변 미앤더 라인 저항)의 실시예들에 관하여 기술될 것이다. 하지만 본 개시의 실시예들 또한 다양한 반도체 장치에도 적용될 수 있다.
처음으로 도 1a를 참조하면, 미앤더 라인 저항 구조의 배경도가 실시예에 따라 나타난다. 미앤더 라인 저항 구조(100)는 직렬로 연결된 복수의 저항을 포함할 수 있다. 도 1a에 도시된 바와 같이, 미앤더 라인 저항 구조(100)는 제1 저항(192), 제2 저항(194), 제3 저항(196), 및 제4 저항(198)을 포함할 수 있다. 미앤더 라인 저항 구조(100)는 복수의 커넥터(즉, 제1 커넥터(164), 제2 커넥터(166) 및 제3 커넥터(168))를 더 포함할 수 있다. 도 1a에 도시된 커넥터는 반도체 장치의 도핑 영역일 수 있다. 대안적으로, 도 1a에 도시된 커넥터는 폴리 커넥터 또는 활성층(OD) 커넥터일 수 있다.
도 1a에 도시된 바와 같이, 제1 커넥터(164)는 제1 저항(192)과 제2 저항(194)을 연결하는데 이용된다. 마찬가지로, 제2 커넥터(166) 및 제3 커넥터(168)이 이용되어 다른 저항들을 연결하여 미앤더 라인 저항 구조를 형성하도록 한다. 도 1a가 직렬로 연결된 4개의 저항을 갖는 미앤더 라인 저항 구조(100)를 나타냈지만, 미앤더 라인 저항 구조(100)는 임의의 수의 저항을 수용할 수 있음을 이해해야 한다. 4개의 저항에 의해 형성된 미앤더 라인 저항 구조가 간결함을 위해 나타난다.
도 1a에 도시된 각각의 저항(예컨대, 제4 저항(198))은 직렬로 연결된 복수의 반도체 비아에 의해 형성될 수 있다. 실시예에 따라, 각각의 저항(예컨대, 제4 저항(198))은 3개의 비아(152, 154 및 156)에 의해 형성될 수 있다. 도 1a가 직렬로 연결된 3개의 비아를 예시하였지만, 각각의 저항은 직렬로 연결된 임의의 수의 비아를 수용할 수 있음을 또한 유념해야 한다. 더욱이, 본 명세서에 예시된 비아의 연결은 다양한 실시예들의 발명적 양태를 명료하게 나타내기 위한 목적으로만 제한된다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 제4 저항(198)은 병렬로 연결된 복수의 서브 저항들을 포함할 수 있고, 각 서브 저항은 직렬로 연결된 복수의 비아를 포함할 수 있다.
실시예에 따라서, 저항(예컨대, 제4 저항(198))의 길이는 200 nm 내지 1 um의 범위에 있다. 실시예에 따라서, 3개의 비아에 의해 형성된 저항(예컨대, 제4 저항(198))의 길이가 대략 740 nm인 경우, 이러한 3개의 비아의 전체 레지스턴스는 대략 871.99 옴이다. 도 1a에 도시된 바와 같이, 미앤더 라인 저항 구조(100)는 직렬로 연결된 4개의 저항에 의해 형성된다. 그 결과, 미앤더 라인 저항 구조(100)의 전체 레지스턴스는 대략 871.99 옴의 4배와 동일하다. 게다가, 커넥터(예컨대, 제1 커넥터(164))는 추가의 레지스턴스를 도입할 수 있고, 이것은 저항(예컨대, 제4 저항(198))의 레지스턴스를 고려해서 최소임을 당업자는 인식할 것이다.
미앤더 라인 저항 구조(100)는 반도체 장치의 활성 영역의 탑에 형성될 수 있다. 미앤더 라인 저항 구조(100)의 상세한 형성 과정은 도 2 및 도 3에 관하여 이하에 기술될 것이다. 미앤더 라인 저항 구조를 구비하는 것의 한가지 유리한 특징은 도 1a에 도시된 미앤더 라인 저항 구조가 반도체 저항의 폼 팩터를 축소시켜 소형의 반도체 저항을 달성할 수 있도록 한다는 것이다.
실시예에 따라서, 2개의 인접 저항(예컨대, 제1 저항(192)과 제2 저항(194)) 간의 거리는 0.03 nm 내지 5 um의 범위에 있다. 앞서 기술된 거리는 단지 예임을 유념해야 한다. 이것은 상이한 공정에 따라 변할 수 있다. 예를 들어, 65 nm 공정에서, 거리는 0.1 nm 내지 1 um의 범위에 있을 수 있다. 반도체 장치의 활성 영역(도 2 및 도 3에 도시되지 않았지만 예시됨)의 탑 상에 미앤더 라인 저항 구조를 구비하는 것의 다른 유리한 특징은 미앤더 라인 저항 구조가 기판에 내장되지 않기 때문에 기판 커패시턴스와 같은 일부 기생 파라미터가 감소될 수 있다는 것이다. 실시예에 따라서, 2개의 인접 저항 간의 거리가 대략 0.054 um과 동일할 때, 2개의 인접 저항의 기생 커패시턴스는 대략 0.0125 pF 이다. 앞서 기술된 기생 커패시턴스 0.01256 pF는 단지 예임을 유념해야 한다. 2개의 인접 저항 간의 기생 커패시턴스는 상이한 애플리케이션 및 공정에 따라 변할 수 있다. 요컨대, 도 1a에 도시된 미앤더 라인 저항 구조는 반도체 장치의 기생 인덕턴스를 감소시키도록 도울 수 있다.
도 1b는 실시예에 따른 가변 미앤더 라인 저항을 나타낸다. 가변 미앤더 라인 저항(150)은 직렬로 연결된 복수의 저항을 포함할 수 있다. 도 1b에 도시된 바와 같이, 가변 미앤더 라인 저항(150)은 제1 저항(102), 제2 저항(104), 제3 저항(106), 제4 저항(108), 제5 저항(110), 제6 저항(112), 제7 저항(114), 제8 저항(116), 제9 저항(118), 및 제10 저항(120)을 포함할 수 있다. 가변 미앤더 라인 저항(150)은 복수의 커넥터(즉, 제4 커넥터(140), 제5 커넥터(142) 및 제6 커넥터(144))를 더 포함할 수 있다.
도 1b에 도시된 바와 같이, 제4 커넥터(140)는 제2 저항(104)과 제3 저항(106)을 연결하는데 이용된다. 마찬가지로, 제5 커넥터(142) 및 제6 커넥터(144)가 이용되어 다른 저항들을 연결하여 미앤더 라인 저항 구조를 형성하도록 한다. 도 1b가 직렬로 연결된 10개의 저항을 갖는 가변 미앤더 라인 저항(150)을 나타냈지만, 가변 미앤더 라인 저항(150)은 임의의 수의 저항을 수용할 수 있음을 이해해야 한다. 10개의 저항에 의해 형성된 가변 미앤더 라인 저항 구조가 간결함을 위해 나타난다.
도 1b에 도시된 미앤더 라인 저항 구조의 레지스턴스를 조정하기 위해서, 가변 미앤더 라인 저항(150)은 복수의 스위치(즉, 제1 스위치(126), 제2 스위치(128) 및 제3 스위치(136))를 더 포함할 수 있다. 각각의 스위치(예컨대, 제1 스위치(126))는 2개의 인접 저항과 병렬로 연결된다. 예를 들어, 제2 저항(104) 및 제3 저항(106)은 제4 커넥터(140)를 이용하여 직렬로 연결된다. 제1 스위치(126)는 직렬로 연결된 저항(104 및 106)과 병렬로 연결된다. 더욱이, 제1 스위치(126)를 턴온함으로써, 제2 저항(104) 및 제3 저항(106)은 바이패스될 수 있다. 그 결과, 제1 저항(102)은 턴온된 스위치(126)를 통해 제4 저항(108)에 연결된다. 유사하게, 도 1에 도시된 다른 스위치(예컨대, 스위치 128 및 136)를 턴온함으로써, 다른 저항이 선택되어 가변 미앤더 라인 저항(150)에 포함되거나 배제될 수 있다.
도 1b에 도시된 각각의 저항(예컨대, 제10 저항(120))은 직렬로 연결된 복수의 반도체 비아에 의해 형성될 수 있다. 실시예에 따라, 각각의 저항(예컨대, 제10 저항(120))은 3개의 비아(152, 154 및 156)에 의해 형성될 수 있다. 비아(예컨대, 비아(152))의 물리적 특성은 도 1a에 대하여 앞서 기술되었고, 따라서 반복을 피하기 위해 본 명세서에서 더욱 상세히 기술되지 않는다.
가변 미앤더 라인 저항(150)은 반도체 장치의 활성 영역의 탑에 형성될 수 있다. 예를 들어, 제2 저항(104) 및 제3 저항(106)은 제1 도핑 영역(122) 및 제2 도핑 영역(124) 상에 각각 형성된다. 더욱이, 제1 도핑 영역(122), 제2 도핑 영역(124) 및 게이트 스택은 스위치(126)를 형성할 수 있다. 따라서, 제2 저항(104) 및 제3 저항(106)은 스위치(126)에 연결된다. 가변 미앤더 라인 저항(150)의 상세한 형성 과정은 도 2 및 도 3에 관하여 이하에 기술될 것이다. 가변 미앤더 라인 저항을 구비하는 것의 한가지 유리한 특징은 도 1b에 도시된 미앤더 라인 저항 구조가 반도체 저항의 폼 팩터를 축소시켜 소형의 반도체 저항을 달성할 수 있도록 한다는 것이다. 게다가, 스위치의 온 오프(on-off) 제어를 적용함으로써, 상이한 레지스턴스 값이 상이한 애플리케이션을 고려하여 획득될 수 있다.
도 1c는 실시예에 따른 가변 미앤더 라인 저항의 제어 회로의 개략도를 나타낸다. 도 1c에 도시된 바와 같이, 가변 미앤더 라인 저항에 결합된 가변 저항 제어기(182)가 있을 수 있다. 특히, 가변 저항 제어기(182)는 3개의 게이트 구동 신호(184, 186, 및 188)를 스위치(126), 스위치(128), 및 스위치(136)에 각각 발생시킬 수 있다. 상이한 스위치를 인에이블함으로써, 미앤더 라인 저항의 전체 레지스턴스는 이에 따라 변할 수 있다. 예를 들어, 제3 스위치(136)를 턴옴함으로써, 저항(112 및 114)은 바이패스될 것이다. 3개의 스위치를 조작함으로써 8개의 상이한 조합이 생길 수 있음을 당업자는 인식할 것이다. 따라서, 8 단계를 구비한 가변 저항이 달성될 수 있다. 더욱이, 이러한 다이어그램은 단지 예일 뿐, 특허청구의 범위를 지나치게 제한하지 않아야 한다는 것을 유념해야 한다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 가변 미앤더 라인 저항은 임의의 수의 저항 및 스위치를 수용할 수 있다.
도 1d는 실시예에 따른 가변 미앤더 라인 저항의 제어 회로의 실시예를 나타낸다. 가변 저항 제어기(182)는 직렬로 연결된 복수의 저항 및 바이어스 전압원(162)을 포함할 수 있다. 실시예에 따라, 가변 저항 제어기의 저항(예컨대, 저항(172))은 폴리 저항일 수 있다. 폴리 저항(172, 174 및 176)은 바이어스 전압원(162)과 접지 사이에 분압기를 형성한다. 더욱이, 분압기의 각각의 레벨(예컨대, 저항(172)과 저항(174) 사이의 접합부)에서의 전압은 대응 스위치의 게이트에 더욱 결합된다. 따라서, 스위치(예컨대, 스위치(136))는 바이어스 전압원(162)을 조정함으로써 턴온 또는 턴오프될 수 있다.
도 1d에 도시된 가변 저항 제어기(182)의 동작을 더욱 잘 나타내기 위해서, 예가 표(180)에 나타난다. 표(180)에 도시된 바와 같이, 제1 저항(172), 제2 저항(174) 및 제3 저항(176)은 R, 1.5R, 및 2R로 각각 정의된다. 폴리 저항의 레지스턴스는 폴리 저항의 폭 또는 길이 중 어느 하나를 변경함으로써 조정될 수 있음을 당업자는 인식할 것이다. 도 1d에 도시된 저항(172, 174 및 176)의 값은 단지 예일 뿐이다. 다른 레지스턴스 값이 상이한 애플리케이션을 고려하여 적용 가능하다. 더욱이, 도 1d는 분압기가 복수의 저항(예컨대, 저항 172)에 의해 형성된 것으로 도시하였지만, 분압기는 다른 수동 부품에 의해 형성될 수 있다. 예를 들어, 분압기는 복수의 커패시터에 의해 형성될 수 있다. 실시예에 따라, 커패시터는 금속 산화물 실리콘 버랙터(metal oxide silicon varactor; MOSVAR), 금속 인슐레이터 금속(metal insulator metal; MIM) 커패시터, 금속 산화물 금속(metal oxide metal; MOM) 커패시터 등일 수 있다.
도 1d는 가변 미앤더 라인 저항이 바이어스 전압원을 조정함으로써 획득될 수 있다는 것을 더욱 나타낸다. 표(180)에 도시된 바와 같이, 상이한 바이어스 전압을 적용함으로써, 각각의 저항(예컨대, 저항 176)에 걸린 전압은 이에 따라 변한다. 예를 들어, 바이어스 전압이 0으로 설정되는 경우, 각 저항에 걸린 전압은 0과 같다. 그 결과, 모든 저항(예컨대, 104, 106, 108, 110, 112 및 114)은 미앤더 라인 저항 내에 포함된다. 반면에, 바이어스 전압이 0.7 V로 증가하는 경우, 스위치(126)의 게이트에서 전압은 0.7 V가 되고, 이 값은 스위치(126)를 턴온시키기에 충분히 높다. 그 결과, 저항(104) 및 저항(106)은 바이패스되고, 가변 미앤더 라인 저항에 포함되지 않는다. 유사하게, 바이어스 전압을 더욱 증가시킴으로써, 추가의 스위치들이 이에 따라 턴온될 수 있다. 따라서, 가변 미앤더 라인 저항은 바이어스 전압원(162)을 제어함으로써 획득될 수 있다.
도 2는 실시예에 따른 가변 미앤더 라인 저항 구조의 횡단면도를 나타낸다. 도 2에 도시된 바와 같이, 반도체 장치(200)는 복수의 반도체 층들을 포함할 수 있다. 기판(210)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중층화된 기판, 경사 기판, 또는 하이브리드 배향 기판을 포함한다.
기판(210)은 다양한 전기 회로(도시되지 않음)를 포함할 수 있다. 기판(210) 상에 형성된 전기 회로는 특정한 애플리케이션에 적합한 임의의 유형의 회로일 수 있다. 실시예에 따라, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈 등과 같은 다양한 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 장치를 포함할 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입출력 회로 등을 포함할 수 있다. 상기 예들은 본 개시의 애플리케이션을 더욱 설명하기 위해 오직 예시를 목적으로 제공된 것으로 어떤 식으로든 본 개시를 제한하도록 의도된 것이 아님을 당업자는 이해할 것이다.
도 2에 도시된 바와 같이, 기판(210)은 복수의 도핑 영역, 즉 제1 도핑 영역(212), 제2 도핑 영역(214), 제3 도핑 영역(216), 제4 도핑 영역(218) 및 제5 도핑 영역(219)을 포함할 수 있다. 도핑 영역(예컨대, 제1 도핑 영역(212))은 게이트 스택의 대향면 상의 기판(210)에 형성될 수 있다. 기판(210)이 n형 기판인 실시예에 따라, 도핑 영역(예컨대, 제1 도핑 영역(212))은 붕소, 갈륨, 인듐 등과 같은 적합한 p형 도펀트를 주입함으로써 형성될 수 있다. 대안적으로, 기판(210)이 p형 기판인 실시예에 따라, 도핑 영역(예컨대, 제1 도핑 영역(212))은 인, 비소 등과 같은 적합한 n형 도펀트를 주입함으로써 형성될 수 있다. 제1 도핑 영역(212), 제2 도핑 영역(214) 및 게이트 스택(202)은 제1 스위치를 형성할 수 있다는 것을 유념해야 한다. 유사하게, 제2 도핑 영역, 제3 도핑 영역(216) 및 게이트 스택(204)은 제2 스위치를 형성할 수 있다.
제1 층간 절연(interlayer dielectric; ILD) 층(220)은 기판(210) 위에 형성될 수 있다. 제1 ILD 층(220)은 화학적 기상 증착, 스퍼터링, 또는 ILD를 형성하는 당해 기술에 공지되고 이용되는 임의의 다른 방법에 의해 형성될 수 있다. 제1 ILD 층(220)은 도핑된 또는 비도핑된 실리콘 산화물을 포함할 수 있지만, 실리콘 질화물 도핑된 실리케이트 글래스, 고유전율 물질, 이들의 조합 등과 같은 다른 물질들이 대안적으로 이용될 수 있다. 형성 이후에, 제1 ILD 층(220)은 화학적 기계적 연마(chemical mechanical polish; CMP) 공정과 같은 적합한 기술을 이용하여 평탄화될 수 있다.
제2 ILD 층(230)은 제1 ILD 층(220) 위에 형성될 수 있고, 제3 ILD 층(240)은 제2 ILD 층(230) 위에 형성될 수 있다. 제2 ILD 층(230) 및 제3 ILD 층(240)의 제조 공정은 제1 ILD 층(220)을 제조 공정과 유사하여, 본 명세서에서 더욱 상세히 기술하지 않는다. 도 2에 도시된 바와 같이, 각각의 ILD 층에 형성된 복수의 비아들이 있을 수 있다. 특히, 제1 ILD 층(220)에서, 비아(222)는 제1 활성 영역(212) 위에 형성된다. 비아(224 및 226)는 제2 활성 영역(214) 위에 형성된다. 비아(228)는 제3 활성 영역(216) 위에 형성된다. 유사하게, 비아(223, 225 및 227)는 제4 활성 영역 및 제5 활성 영역 위에 각각 형성된다. 제2 ILD 층(230)에서, 비아(232, 234, 236, 238, 233, 235 및 237)는 비아(222, 224, 226, 228, 223, 225 및 227) 위에 각각 형성된다. 제3 ILD 층(240)에서, 비아(242, 244, 246, 248, 243, 245 및 247)는 비아(232, 234, 236, 238, 233, 235 및 237) 위에 각각 형성된다. 그 결과, 비아(222, 232 및 242)는 제1 저항을 형성한다. 마찬가지로, 다른 비아는 다른 저항을 형성한다.
더욱이, 인터커넥터(예컨대, 바텀 금속화 층(250)의 제1 인터커넥터(252))를 이용함으로써, 도 2에 도시된 2개의 인접한 저항들이 직렬로 연결되어 직렬 저항 회로를 형성한다. 더욱이, 복수의 직렬 저항 회로는 함께 더욱 연결되어 미앤더 라인 저항 구조를 형성한다. 도 2는 또한 복수의 스위치를 나타내고, 이 복수의 스위치 각각은 대응하는 직렬 저항 회로와 병렬로 연결된다. 예를 들어, 제1 도핑 영역(212), 제1 게이트(202) 및 제2 도핑 영역(214)은 제1 스위치를 형성하고, 제1 스위치는 제1 직렬 저항 회로(비아(222, 232, 242), 커넥터(252), 비아(244, 234, 및 224))와 병렬로 연결된다. 제1 스위치의 온오프를 제어함으로써, 제1 직렬 저항 회로는 가변 미앤더 라인 저항에 포함되거나 가변 미앤더 라인 저항으로부터 배제될 것이다.
바텀 금속화 층(250)은 제3 ILD 층(240) 위에 형성된다. 도 2에 도시된 바와 같이, 바텀 금속화 층(250)은 복수의 인터커넥터(예컨대, 제1 인터커넥터(252))를 포함한다. 인터커넥터(예컨대, 제1 인터커넥터(252))는 구리 또는 구리 합금 등과 같은 금속 물질로 형성된다. 마찬가지로, 탑 금속화 층(260)은 복수의 인터커넥터(도시되지 않음)를 포함한다. 금속화 층(250 및 260)은 증착, 다마신 등과 같은 임의의 적합한 기술을 통해 형성될 수 있다.
도 2가 바텀 금속화 층(250) 및 탑 금속화 층(260)을 도시하였지만, 하나 이상의 금속간 절연층(도시되지 않음) 및 연관된 금속화 층(도시되지 않음)이 바텀 금속화 층(250)과 탑 금속화 층(260) 사이에 형성될 수 있음을 당업자는 인식할 것이다. 특히, 바텀 금속화 층(250)과 탑 금속화 층(260) 사이의 층들은 유전체(예컨대, 극도로 낮은 저유전율 유전체)의 층과 도전 물질(예컨대, 구리)을 교대시킴으로써 형성될 수 있다.
도 3은 실시예에 따른 미앤더 라인 저항 구조 및 EDRAM 셀의 횡단면도를 나타낸다. 미앤더 라인 저항 구조(362)는 내장형 DRAM 셀(364)과 동일한 반도체 다이에 제조될 수 있다. 반도체 다이(300)는 기판(210), 제1 ILD 층(220), 제2 ILD 층(230), 제3 ILD 층(240) 및 제1 금속화 층(250)을 포함할 수 있다. 각 층(예컨대, 제1 IDL 층(220))의 제조 공정은 도 2에 대하여 앞서 기술되었고, 따라서 불필요한 반복을 피하기 위해 본 명세서에서 다시 기술되지 않는다.
도 3에 도시된 바와 같이, 기판(210)은 복수의 분리 영역(예컨데, 제1 분리 영역(218)) 및 복수의 활성 영역(예컨대, 제1 활성 영역(316))을 포함할 수 있다. 제1 활성 영역(316) 및 제2 활성 영역(318)은 제1 MOS 트랜지스터(302)의 소스 및 드레인 영역을 형성한다. 제3 활성 영역(312) 및 제4 활성 영역(314)은 제2 MOS 트랜지스터(304)의 소스 및 드레인 영역을 형성한다. 제1 MOS 트랜지스터(302) 및 제2 MOS 트랜지스터(304)는 제2 분리 영역(228)에 의해 나눠진다.
분리 영역(예컨대, 제2 분리 영역(228))은 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역일 수 있고, 트렌치를 형성하기 위해 기판(210)을 에칭하고 유전체로 트렌치를 충진(fill)함으로써 형성될 수 있다. 실시예에 따라, 분리 영역은 산화물, 고 밀도 플라즈마(high-density plasma; HDP) 산화물 등과 같은 유전체로 충진될 수 있다.
제1 MOS 트랜지스터(302) 및 제2 MOS 트랜지스터(304)는 제1 ILD 층(220)에 형성된 게이트 스택을 더 포함한다. 게이트 스택은 게이트 유전체(308), 게이트 전극(306), 및 스페이서(303)를 포함할 수 있다. 게이트 유전체(308)는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 이들의 조합 등과 같은 유전체일 수 있다. 실시예에 따라, 게이트 유전체(308)는 산화물, H2O, NO, 또는 이들의 조합을 포함하는 주변에서 습식 또는 건식 열 산화와 같은 적합한 산화 공정에 의해 형성된 산화물 층을 포함할 수 있다.
게이트 전극(306)은 금속(예컨대, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄 등), 금속 실리사이드 물질(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등), 금속 질화물 물질(예컨대, 티타늄 질화물, 탄탈륨 질화물 등), 도핑된 폴리 크리스털린 실리콘, 다른 도전 물질, 이들의 조합과 같은 도전 물질을 포함할 수 있다. 실시예에 따라, 게이트 전극(306)은 저압 화학 기상 증착(LPCVD)에 의해 도핑되거나 도핑되지 않은 폴리 실리콘을 증착함으로써 형성된 폴리 실리콘일 수 있다. 스페이서(303)는 게이트 전극(306) 및 기판(210) 위에 하나 이상의 스페이서 층(도시되지 않음)을 블랭킷 증착함으로써 형성될 수 있다. 스페이서 층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있고, CVD, 플라즈마 향상 CVD, 스퍼터, 및 다른 적합한 기술과 같은 공통으로 이용되는 방법에 의해 형성될 수 있다.
미앤더 라인 저항 구조(362)는 복수의 저항(예컨대, 저항(372 및 374))에 의해 형성되고, 복수의 저항 각각은 기판(210)의 활성 영역 상에 형성된다. 특히, 제1 저항(372)은 제1 도핑 영역(316) 상에 형성되고, 제2 저항(374)은 제2 도핑 영역(318) 상에 형성된다. 도 3에 도시된 바와 같이, 각각의 저항은 직렬로 연결된 3개의 비아를 포함할 수 있다. 예를 들어, 제1 저항(372)은 제1 비아(326), 제2 비아(336) 및 제3 비아(346)를 포함한다. 제1 비아(326), 제2 비아(336) 및 제3 비아(346)는 제1 IDL 층(220), 제2 ILD 층(230) 및 제3 ILD 층(240)에 각각 배치된다. 인터커넥터(354)는 제1 저항(372)과 제2 저항(374)을 직렬로 연결한다.
간결함을 위해, 미앤더 라인 저항 구조(362)가 직렬로 연결된 2개의 저항을 포함한다. 그러나, 미앤더 라인 저항 구조(362)는 직렬로 연결된 임의의 수의 저항을 수용할 수 있다는 것을 당업자는 인식할 것이다. 게다가, 도 3이 각각의 ILD 층에서 단일 비아(예컨대, 제2 ILD 층(230)에서 제2 비아(336))를 나타내지만, 이러한 다이어그램은 단지 예일 뿐, 특허청구의 범위를 지나치게 제한하지 않아야 한다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 제2 비아(336)는 병렬로 연결된 복수의 제2 ILD 층 비아에 의해 교체될 수 있다.
EDRAM 셀(364)은 제1 커패시터 플레이트(334), 커패시터 유전층(342), 및 제2 커패시터 플레이트(344)에 의해 형성된 커패시터 및 제2 MOS 트랜지스터(304)를 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 IDL 층(220)이 형성된 이후에, 커패시터 컨택(322) 및 하위 비트 라인 컨택(324)이 제1 ILD 층(220)을 통해 형성될 수 있다. 실시예에서, 커패시터 컨택(322)이 형성되어 제4 활성 영역(314)과 제1 커패시터 플레이트(334) 사이에 전기 접속을 제공할 수 있다. 하위 비트 라인 컨택(324)이 형성되어 제3 활성 영역(312)과 상위 비트 라인 컨택(348) 사이에 전기 접속을 제공할 수 있다.
커패시터 컨택(322) 및 하위 비트 라인 컨택(324)은 다마신 공정과 같은 적합한 기술에 의해 형성될 수 있다. 커패시터 컨택(322) 및 하위 비트 라인 컨택(324)은 하나 이상의 도전 물질층을 포함할 수 있음을 유념해야 한다. 예를 들어, 커패시터 컨택(322) 및 하위 비트 라인 컨택(324)은 장벽층, 접착층, 다층 도전층 등을 포함할 수 있다.
제1 에칭 정치층(332)이 제1 ILD 층(220) 위에 형성되어 후속 에칭 공정의 제어 포인트를 제공하도록 할 수 있다. 제1 에칭 정치층(332)은 SiN, SiON 등과 같은 유전체를 포함할 수 있다. 실시예에 따라, 제1 에칭 정치층(332)은 CVD, PECVD, ALD 등과 같은 임의의 적합한 공정을 이용하여 형성될 수 있다.
일단 제2 ILD 층(230)이 형성되면, 제2 ILD 층(230) 및 제1 에칭 정지층(332)은 패턴화되어 밑에 있는 커패시터 컨택(322)을 노출하고 제2 ILD 층(230)에 개구부를 제공하도록 할 수 있고, 제2 ILD 층(230)에서 제1 커패시터 플레이트(334)가 형성될 수 있다. 제2 ILD 층(230) 및 제1 에칭 정지층(332)은 적합한 포토리소그래픽 마스킹 및 에칭 공정을 이용하여 패턴화될 수 있다. 일단 제2 ILD 층(230) 및 제1 에칭 정지층(332)이 패턴화되면, 제1 커패시터 플레이트(334)는 커패시터 컨택(322)과의 전기 접촉을 형성할 수 있다. 제1 커패시터 플레이트(334)는 TiN, TaN, 루테늄 등과 같은 도전 물질층을 증착하고 패턴화함으로써 형성될 수 있다. 제1 커패시터 플레이트(334)는 CVD, ALD 등과 같은 적합한 기술에 의해 형성될 수 있다. 커패시터 유전층(342)은 제1 커패시터 플레이트(334) 위에 형성된다. 커패시터 유전층(342)은 실리콘 산화물 커패시티브 유전체, 실리콘 질화물 커패시티브 유전체, 실리콘 산화질화물 커패시티브 유전체 등과 같은 커패시티브 유전체로 형성된다. 제2 커패시터 플레이트(344)는 TiN, TaN, 루테늄, 알루미늄, 텅스텐, 구리, 이들의 조합 등과 같은 도전 물질로 형성될 수 있다. 제2 커패시터 플레이트(344)는 CVD, PECVD, ALD 등과 같은 적합한 공정에 의해 형성될 수 있다.
제3 ILD 층(240)이 형성된 이후에, 상위 비트 라인 컨택(348)은 제3 ILD 층(240) 및 제2 ILD 층(230)을 통해 확장되도록 형성될 수 있다. 상위 비트 라인 컨택(348)은 다마신 공정과 같은 임의의 적합한 기술을 이용하여 형성될 수 있다. 상위 비트 라인 컨택(348)은 하나 이상의 도전 물질층을 포함할 수 있음을 유념해야 한다. 예를 들어, 상위 비트 라인 컨택(348)은 장벽층, 접착층, 다층 도전층 등을 포함할 수 있다. 비트 라인(352)은 하위 비트 라인 컨택(324) 및 상위 비트 라인 컨택(348)을 통해 기판(210)의 제3 활성 영역(312)과 전기적으로 결합될 수 있다. 비트 라인(352)은 다마신 공정과 같은 적합한 기술에 의해 형성될 수 있다.
본 개시의 실시예 및 이에 관한 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명 개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.
100: 미앤더 라인 저항 구조
192, 194, 196, 198: 저항
164, 166, 168: 커넥터
152, 154, 156: 비아
150: 가변 미앤더 라인 저항
102, 104, 106, 108, 110, 112, 114, 116, 118, 120: 저항
140, 142, 144: 커넥터
126, 128, 136: 스위치
122, 124, 132, 134: 도핑 영역
182; 가변 저항 제어기
184, 186, 188: 게이트 구동 신호
162: 바이어스 전압원
172, 174, 176: 폴리 저항

Claims (10)

  1. 장치에 있어서,
    복수의 활성 영역을 포함하는 기판;
    상기 기판 위에 배치된 복수의 게이트 스택 - 각각의 게이트 스택은 2개의 인접한 활성 영역 사이에 형성됨 -;
    상기 복수의 활성 영역 중 제1 활성 영역 위에 배치된 제1 바텀 단자 및 커넥터에 결합된 제1 상위 단자를 구비한 제1 저항;
    상기 복수의 활성 영역 중 제2 활성 영역 위에 배치된 제2 바텀 단자 및 상기 커넥터에 결합된 제2 상위 단자를 구비한 제2 저항;
    상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 복수의 게이트 스택 중 제1 게이트에 의해 형성된 스위치; 및
    상기 제2 활성 영역 위에 배치된 제3 바텀 단자를 구비한 제3 저항 - 상기 제3 저항의 제3 바텀 단자는 상기 제2 저항의 제2 바텀 단자에 결합됨 -
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 저항은 직렬로 연결된 복수의 제1 비아에 의해 형성되고,
    상기 제2 저항은 직렬로 연결된 복수의 제2 비아에 의해 형성되고,
    상기 제3 저항은 직렬로 연결된 복수의 제3 비아에 의해 형성되는 것인, 장치.
  3. 제2항에 있어서,
    상기 기판 위에 형성된 제1 층간 절연층 - 상기 제1 비아 중 하나, 상기 제2 비아 중 하나, 및 상기 제3 비아 중 하나는 상기 제1 층간 절연층에 내장됨 -;
    상기 제1 층간 절연층 위에 형성된 제2 층간 절연층 - 상기 제1 비아 중 하나, 상기 제2 비아 중 하나, 및 상기 제3 비아 중 하나는 상기 제2 층간 절연층에 내장됨 -; 및
    상기 제2 층간 절연층 위에 형성된 제3 층간 절연층 - 상기 제1 비아 중 하나, 상기 제2 비아 중 하나, 및 상기 제3 비아 중 하나는 상기 제3 층간 절연층에 내장됨 -;
    을 더 포함하는 장치.
  4. 제3항에 있어서,
    상기 제3 층간 절연층 위에 형성된 제1 금속화 층을 더 포함하고, 상기 커넥터는 상기 제1 금속화 층에 내장되는 것인, 장치.
  5. 제1항에 있어서, 상기 제1 저항, 상기 제2 저항, 및 상기 제3 저항은 가변 미앤더 라인 저항을 형성하는 것인, 장치.
  6. 제5항에 있어서,
    상기 스위치의 제1 게이트에 결합된 게이트 구동 신호를 발생시키도록 구성된 가변 저항 제어기를 더 포함하는 장치.
  7. 제5항에 있어서,
    분압기에 결합된 바이어스 전압원을 더 포함하고, 상기 분압기의 전압 출력은 상기 스위치의 게이트에 결합되며, 상기 바이어스 전압원은,
    상기 스위치의 게이트 전압이 상기 스위치의 문턱값 전압 이상인 경우 상기 제1 저항 및 상기 제2 저항은 상기 미앤더 라인 저항으로부터 바이패스되고;
    상기 스위치의 게이트 전압이 상기 스위치의 문턱값 전압 이하인 경우 상기 제1 저항 및 상기 제2 저항은 상기 미앤더 라인 저항에 포함되도록 구성되는 것인, 장치.
  8. 시스템에 있어서,
    기판 위에 형성된 제1 층간 절연층 - 상기 제1 층간 절연층은 제1 게이트 스택 및 제2 게이트 스택을 포함함 - ;
    상기 제1 층간 절연층 위에 형성된 제2 층간 절연층;
    상기 제2 층간 절연층 위에 형성된 제3 층간 절연층;
    가변 미앤더 라인 저항;
    상기 가변 미앤더 라인 저항에 인접하게 형성된 다이나믹 랜덤 액세스 메모리(DRAM) 셀을 포함하고,
    상기 가변 미앤더 라인 저항은,
    상기 기판의 제1 활성 영역 위에 형성된 제1 저항;
    상기 기판의 제2 활성 영역 위에 형성된 제2 저항;
    상기 기판의 제2 활성 영역 위에 형성된 제3 저항; 및
    직렬로 연결된 상기 제1 저항, 상기 제2 저항, 및 커넥터에 의해 형성된 제1 직렬 회로;
    상기 제1 직렬 회로와 병렬로 연결된 제1 스위치를 포함하고,
    상기 제1 스위치는,
    상기 제1 게이트;
    상기 제1 활성 영역; 및
    상기 제2 활성 영역을 포함하며,
    상기 DRAM 셀은,
    상기 기판에 형성되고, 제2 게이트 스택을 포함하는 DRAM 트랜지스터;
    상기 제2 층간 절연층에 형성된 제1 도전 커패시터 플레이트;
    상기 제3 층간 절연층에 형성된 제2 도전 커패시터 플레이트; 및
    상기 제1 도전 커패시터 플레이트와 상기 제2 도전 커패시터 플레이트 사이에 형성된 커패시터 유전층을 포함하는 것인, 시스템.
  9. 방법에 있어서,
    제1 도전 유형을 갖는 기판을 제공하는 단계;
    제1 트랜지스터를 형성하는 단계로서,
    제2 도전 유형을 갖는 제1 도핑 영역을 형성하는 단계;
    상기 제2 도전 유형을 갖는 제2 도핑 영역을 형성하는 단계; 및
    제1 게이트를 형성하는 단계를 포함하는, 상기 제1 트랜지스터 형성 단계;
    상기 제1 트랜지스터와 병렬로 연결된 제1 직렬 회로를 형성하는 단계로서,
    상기 제1 도핑 영역 위에 제1 저항을 형성하는 단계;
    상기 제2 도핑 영역 위에 제2 저항을 형성하는 단계; 및
    커넥터로 상기 제1 저항 및 상기 제2 저항을 결합하는 단계를 포함하는, 상기 제1 직렬 회로 형성 단계; 및
    상기 제1 트랜지스터의 제1 게이트 신호를 발생시키도록 제1 제어 회로를 구성하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 제2 도핑 영역, 제3 도핑 영역 및 제2 게이트를 포함하는 제2 트랜지스터를 형성하는 단계;
    상기 제2 트랜지스터와 병렬로 연결된 제2 직렬 회로를 형성하는 단계로서,
    상기 제2 도핑 영역 위에 제3 저항을 형성하는 단계;
    상기 제3 도핑 영역 위에 제4 저항을 형성하는 단계; 및
    추가 커넥터로 상기 제3 저항 및 상기 제4 저항을 결합하는 단계를 포함하는, 상기 제2 직렬 회로 형성 단계; 및
    상기 제2 트랜지스터의 제2 게이트 신호를 발생시키도록 제2 제어 회로를 구성하는 단계
    를 더 포함하는 방법.
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