JP5556490B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
電源を切っても記憶を保持できるフラッシュメモリは、メモリーカードのような記憶媒体としての用途の他に、ロジック回路が混載されたロジック混載メモリとして使用されることがある。
そのようにフラッシュメモリをロジック回路と混載する場合には、フラッシュメモリとロジック回路のそれぞれの製造プロセスの特徴を互いにうまく利用し、製品として出荷するロジック混載メモリの小型化を図るのが好ましい。
特開２００９−４４０５３号公報 特開２００６−１２８５０８号公報 特開２００７−３３５５５９号公報
半導体装置の製造方法において、半導体装置の小型化を図ることを目的とする。
以下の開示の一観点によれば、半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、前記第１の領域の前記第１の絶縁膜の上に、フローティングゲート、第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記第２の領域の前記第１の絶縁膜の上に、キャパシタの第１の電極を形成する工程と、前記第１の電極の上と前記第３の領域の前記第１の絶縁膜の上に、前記第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、前記第１の電極の一部領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、前記第３の領域における前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的に除去する工程と、前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上に第１のゲート電極を形成する工程と、前記第１の電極の上の前記第２の絶縁膜の上であって前記一部領域を除く領域に、前記キャパシタの第２の電極を形成する工程と、前記第２の電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、前記一部領域における前記第４の絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
また、その開示の他の観点によれば、半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、前記の第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域にキャパシタの第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程と、前記第１の領域の前記第１の導電膜の上、前記第２の領域の前記第１の電極の上、及び第３の領域の前記第１の絶縁膜の上に、第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、前記第１の電極の一部領域と前記第３の領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、前記第３の領域における前記第１の絶縁膜と前記第１の酸化シリコン膜を選択的に除去する工程と、前記第１の絶縁膜と前記第１の酸化シリコン膜とを除去後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、前記第１の領域における前記第２の絶縁膜の上、前記第２の領域における前記第２の絶縁膜の上、及び前記第３の領域における前記第３の絶縁膜の上に第２の導電膜を形成する工程と、前記第１の領域において、前記第１の導電膜、前記第２の絶縁膜、及び前記第２の導電膜をパターニングすることにより、フローティングゲート、前記第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記第２の領域と前記第３の領域において前記第２の導電膜をパターニングすることにより、前記一部領域を除く前記第２の領域に前記キャパシタの第２の電極を形成し、かつ、前記第３の領域に第１のゲート電極を形成する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をウエットエッチングして除去する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、前記一部領域における前記第４の絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
以下の開示によれば、第２の電極を形成する時点では、第２の絶縁膜の第１の酸化シリコン膜はウエットエッチングされておらず、第１の電極の一部領域に残存している。よって、第２の電極の形成前に第１の酸化シリコン膜をウエットエッチングする場合のように、横方向に進行したウエットエッチングによって第２の絶縁膜に薄厚部が形成されない。
そのため、キャパシタの耐圧が低下する薄厚部を避けて第２の絶縁膜上に第２の電極を形成する必要がなくなり、半導体装置の小型化を実現することができる。
図１は、調査に使用したサンプルの製造途中の断面図（その１）である。 図２は、調査に使用したサンプルの製造途中の断面図（その２）である。 図３は、調査に使用したサンプルの製造途中の断面図（その３）である。 図４は、調査に使用したサンプルの製造途中の断面図（その４）である。 図５は、調査に使用したサンプルの製造途中の断面図（その５）である。 図６は、調査に使用したサンプルの製造途中の断面図（その６）である。 図７は、調査に使用したサンプルの製造途中の断面図（その７）である。 図８は、調査に使用したサンプルの製造途中の断面図（その８）である。 図９は、調査に使用したサンプルの製造途中の断面図（その９）である。 図１０は、調査に使用したサンプルの製造途中の断面図（その１０）である。 図１１は、調査に使用したサンプルの製造途中の断面図（その１１）である。 図１２は、調査に使用したサンプルの製造途中の断面図（その１２）である。 図１３は、調査に使用したサンプルの製造途中の断面図（その１３）である。 図１４は、調査に使用したサンプルの製造途中の断面図（その１４）である。 図１５は、調査に使用したサンプルの製造途中の断面図（その１５）である。 図１６は、調査に使用したサンプルの製造途中の断面図（その１６）である。 図１７は、調査に使用したサンプルの製造途中の断面図（その１７）である。 図１８は、調査に使用したサンプルの製造途中の断面図（その１８）である。 図１９は、調査に使用したサンプルの製造途中の断面図（その１９）である。 図２０は、調査に使用したサンプルの製造途中の断面図（その２０）である。 図２１は、調査に使用したサンプルの製造途中の断面図（その２１）である。 図２２は、調査に使用したサンプルの製造途中の断面図（その２２）である。 図２３は、調査に使用したサンプルの製造途中の断面図（その２３）である。 図２４は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２５は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２６は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２７は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２８は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２９は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３０は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３１は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。 図３２は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。 図３３は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図３４は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
図１〜図２３は、調査に使用したサンプルの製造途中の断面図である。
このサンプルは、フラッシュメモリとロジック回路とを混載してなるロジック混載メモリであって、以下のようにして作製される。
まず、図１に示すように、シリコン基板１に素子分離用の溝１ａを形成し、その溝１ａ内に素子分離絶縁膜２としてCVD法により酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれるが、STIに代えてLOCOS(Local Oxidation of Silicon)法により素子分離を行ってもよい。
その後に、シリコン基板１の表面を熱酸化することにより、犠牲絶縁膜３として厚さが約１０nmの熱酸化膜を形成する。
上記のシリコン基板１には、後でフラッシュメモリセルが形成されるセル領域Iが画定される。
更に、そのシリコン基板１には、上記のセル領域Iの他に、キャパシタ形成領域II、高電圧トランジスタ形成領域IIIH、中電圧トランジスタ形成領域IIIM、及び低電圧トランジスタ形成領域IIILが画定される。
このうち、キャパシタ形成領域IIには後でキャパシタが形成される。そのキャパシタは昇圧回路の一部として供せられ、昇圧回路で生成した高電圧がフラッシュメモリの書き込みや消去に使用される。
そして、各トランジスタ形成領域IIIH〜IIILには、後の工程において、ロジック回路の一部として供せられるMOSトランジスタが形成される。
次に、図２に示すように、犠牲絶縁膜３をスルー膜に使用しながらシリコン基板１にn型不純物としてP+イオンをイオン注入し、セル領域Iとキャパシタ形成領域IIに深いnウェル（deep n well）７を形成する。
その後、シリコン基板１にp型不純物をイオン注入することにより、セル領域I、キャパシタ形成領域II、及び高電圧トランジスタ形成領域IIIHの各々に第１のpウェル８を形成する。
第１のpウェル８は、シリコン基板１においてnウェル７よりも浅い部位に形成され、そのp型不純物としては例えばB+イオンが採用される。
なお、各ウェル７、８の打ち分けは不図示のレジストパターンを用いて行われ、各ウェル７、８の形成後にそのレジストパターンは除去される。
次に、図３に示す断面構造を得るまでの工程について説明する。
まず、イオン注入のスルー膜として使用した犠牲絶縁膜３をフッ酸溶液によって除去してシリコン基板１の清浄面を露出させる。
次いで、ArとO2との混合雰囲気中において基板温度を９００℃〜１０５０℃とする条件でシリコン基板１の清浄面を熱酸化することにより厚さが約１０nmの熱酸化膜を形成し、その熱酸化膜を第１の絶縁膜１０とする。
更に、SiH4とPH3とを反応ガスとして使用する減圧CVD(Chemical Vapor Deposition)法により、各領域I、II、IIIH〜IIILにおける第１の絶縁膜１０の上に第１の導電膜１１として厚さが約９０nmのポリシリコン膜を形成する。このように反応ガス中にPH3を添加したことで、その第１の導電膜１１にはin-situでリンがドープされる。
続いて、図４に示すように、第１の導電膜１１の上にフォトレジストを塗布し、それを露光、現像することにより、第１のマスクパターン１３を形成する。
そして、第１のマスクパターン１３をマスクにして第１の導電膜１１をドライエッチングする。これにより、セル領域Iに第１の導電膜１１を残しながら、キャパシタ形成領域IIにキャパシタの下部電極（第１の電極）１１ａが形成されると共に、各トランジスタ形成領域IIIH〜IIILの第１の導電膜１１が除去される。
本工程で使用するエッチングガスは特に限定されない。本例では、そのエッチングガスとしてCl2、HBr、及びCF4の混合ガスを使用する。
このエッチングを終了後、第１のマスクパターン１３を除去する。
次に、図５に示すように、各領域I、II、IIIH〜IIILに減圧CVD法を用いて第１の酸化シリコン膜１４ａと窒化シリコン膜１４ｂとをこの順にそれぞれ厚さ約５nm、１０nmに形成する。更に、O2雰囲気中において、基板温度約９５０℃、加熱時間約９０分の条件で窒化シリコン膜１４ｂの表面を熱酸化して、窒化シリコン膜１４ｂの上に約３０nmの第２の酸化シリコン膜１４ｃを形成する。
これにより、各膜１４ａ〜１４ｃを積層してなるONO膜が第２の絶縁膜１４として各領域I、II、IIIH〜IIILに形成されることになる。
そのONO膜は、単層の酸化シリコン膜と比較してリーク電流が小さい。そのため、フラッシュメモリセルのフローティングとコントロールゲート間の中間絶縁膜としてこのONO膜を使用することで、フローティングゲートに蓄積された電荷がコントロールゲートに逃げるのを抑制することができる。
次いで、図６に示すように、各トランジスタ形成領域IIIM、IIILにおける第１の絶縁膜１０と第２の絶縁膜１４とをスルー膜に使用しながら、これらの領域IIIM、IIILにおけるシリコン基板１に第２のpウェル１８を形成する。そのイオン注入では、p型不純物としてB+イオンが使用される。
次に、図７に示すように、第２の絶縁膜１４の上にフォトレジストを塗布し、それを露光、現像することにより、第２のマスクパターン２０を形成する。
その第２のマスクパターン２０は、セル領域Iを覆うように形成され、下部電極１１ａのコンタクト領域CR上に窓２０ａを備える。
なお、各トランジスタ形成領域IIIH〜IIILにおける第２の絶縁膜１４は、第２のマスクパターン２０に覆われずに露出する。
次に、図８に示すように、第２のマスクパターン２０をマスクにしながら、下部電極１１ａのコンタクト領域CRと各トランジスタ形成領域IIIH〜IIILにおける第２の絶縁膜１４をドライエッチングする。
そのドライエッチングは２ステップで行われる。
第１のステップでは、エッチングガスとしてC4F8とArとの混合ガスを使用することにより、第２の絶縁膜１４の最上層の第２の酸化シリコン膜１４ｃをエッチングする。
第２のステップでは、エッチングガスをCH3FとO2との混合ガスに切り替えることにより窒化シリコン膜１４ｂをエッチングする。そのエッチングガスに対し、第１の酸化シリコン膜１４ａのエッチング速度は窒化シリコン膜１４ｂのそれよりも遅いので、このエッチングでは第１の酸化シリコン膜１４ａがエッチングストッパとなり、第１の酸化シリコン膜１４ａの上面でエッチングは停止する。
このように第１の酸化シリコン膜１４ａを残すことで、各トランジスタ形成領域IIIH〜IIILのシリコン基板１の表面がプラズマ化したエッチングガスに曝されるのが防止され、その表面がプラズマでダメージを受けるのを抑制することができる。
次に、図９に示すように、フッ酸溶液を用いたウエットエッチングにより、第２のマスクパターン２０で覆われていない部分の第１の酸化シリコン膜１４ａを除去する。
これにより、コンタクト領域CRに下部電極１１ａの表面が露出すると共に、各トランジスタ形成領域IIIH〜IIILにおいてシリコン基板１の表面が露出することになる。
また、このようにウエットエッチングでシリコン基板１の表面を露出させることで、ドライエッチングの場合のようにシリコン基板１の表面がエッチングガスのプラズマによってダメージを受けるのを防止することができる。
但し、ウエットエッチングでは、図９の点線円内のように、第２の絶縁膜１４と第２のマスクパターン２０との界面Sにフッ酸溶液がしみ込むことがあり、そのフッ酸溶液で第２の絶縁膜１４の最上層の第１の酸化シリコン膜１４ｃがエッチングされる危険性がある。
このように第１の酸化シリコン膜がエッチングされると、第２の絶縁膜１４の膜厚がコンタクト領域CR寄りの部分で薄くなり、当該部分に第２の絶縁膜１４の薄厚部１４ｘが形成されることになる。
その後に、図１０に示すように、第２のマスクパターン２０を除去する。
これ以降は、トランジスタ形成領域IIIH〜IIILの各々に、ゲート絶縁膜として供せられる膜厚の異なる絶縁膜を形成する工程に移る。
そのゲート絶縁膜を形成するために、まず、図１１に示すように、各トランジスタ形成領域IIIH〜IIILにおけるシリコン基板１の表面を熱酸化することにより、第３の絶縁膜２１として熱酸化膜を形成する。
第３の絶縁膜２１の膜厚は限定されない。本例では、約９．５nmの厚さに第３の絶縁膜２１を形成する。また、酸化条件も特に限定されず、本例ではO2雰囲気中で基板温度を約８５０℃とする条件で熱酸化を行う。
なお、この熱酸化の際、コンタクト領域CRにおける下部電極１１ａの表面も酸化され、熱酸化膜２１ａが形成される。
次に、図１２に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、各領域I、II、IIIHを覆う第３のマスクパターン２３を形成する。
なお、中電圧トランジスタ形成領域IIIMと低電圧トランジスタ形成領域IIILにおける第３の絶縁膜２１は、第３のマスクパターン２３で覆われずに露出する。
そして、第３のマスクパターン２３をマスクにしながら、エッチング液としてフッ酸溶液を使用するウエットエッチングにより、各領域IIIM、IIILにおける第３の絶縁膜２１を除去し、これらの領域IIIM、IIILにシリコン基板１の表面を露出させる。
その後、第３のマスクパターン２３は除去される。
続いて、図１３に示すように、O2雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、各領域IIIM、IIILにおけるシリコン基板１の表面を熱酸化し、これらの領域IIIM、IIILに第４の絶縁膜２５として厚さが約６．０nmの熱酸化膜を形成する。
次に、図１４に示すように、シリコン基板１の上側全面にフォトレジストを塗布する。そして、そのフォトレジストを露光、現像することにより、各領域I、II、IIIH、IIIMを覆い、かつ、低電圧トランジスタ形成領域IIILが露出する第４のマスクパターン２７を形成する。
その後、第４のマスクパターン２７をマスクにしながら、エッチング液としてフッ酸溶液を用い、低電圧トランジスタ形成領域IIILにおける第４の絶縁膜２５をウエットエッチングにより除去する。
このエッチングを終了後、第４のマスクパターン２７は除去される。
次いで、図１５に示すように、低電圧トランジスタ形成領域IIILに露出しているシリコン基板１の表面に熱酸化膜を形成し、その熱酸化膜を第５の絶縁膜２８とする。
本工程での酸化条件は特に限定されない。本例では、O2雰囲気中において基板温度を約８５０℃とする酸化条件を採用し、厚さが約１．８nmの第５の絶縁膜２８を形成する。
ここまでの工程により、シリコン基板１の各トランジスタ形成領域IIIH〜IIILに、厚さが順に薄くなる各絶縁膜２１、２５、２８が形成されたことになる。
後述のように、これらの絶縁膜２１、２５、２８はトランジスタのゲート絶縁膜としての役割を担い、各絶縁膜の厚さは各領域IIIH〜IIILにおけるトランジスタの駆動電圧に対応した厚さに設定される。
続いて、図１６に示すように、SiH4を反応ガスとする減圧CVD法により厚さ約１８０nmのノンドープのポリシリコン膜を第２の導電膜３０としてシリコン基板１の上側全面に形成する。
更に、その第２の導電膜３０の上にハードマスク３１を形成する。そのハードマスク３１として、例えば、TEOSガスを反応ガスとして使用するCVD法で酸化シリコン膜を形成する。
次に、図１７に示すように、ハードマスク３１の上に第５のマスクパターン３３としてレジストパターンを形成する。
そして、第５のマスクパターン３３をマスクにし、セル領域Iにおけるハードマスク３１をコントロールゲートに対応した帯状の平面形状にドライエッチングする。
更に、そのハードマスク３１と第５のマスクパターン３３とをマスクにして第１の導電膜１１、第２の絶縁膜１４、及び第２の導電膜３０をドライエッチングすることにより、セル領域Iにフローティングゲート１１ｂとコントロールゲート３０ｂを形成する。
そのドライエッチングでは、ポリシリコンを含む第１及び第２の導電膜１１、３０のエッチングガスとしてCl2とO2との混合ガスが使用される。また、第２の絶縁膜１４であるONO膜のエッチングガスとしてはCH3とO2との混合ガスが使用される。
この後に、第５のマスクパターン３３は除去される。
次に、図１８に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に反射防止膜３５を形成する。反射防止膜３５は、BARC(Bottom Anti Reflection Coating)とも呼ばれ、スピンコート法によりシリコン基板１の上側全面に有機材料を塗布することで形成され得る。
次いで、この反射防止膜３５の上にフォトレジストを塗布し、それを露光、現像して第６のマスクパターン３６を形成する。このようにフォトレジストを露光する際、予め下地に反射防止膜３５を形成したことで、ハードマスク３１や第２の導電膜３０での露光光の反射が抑えられ、第６のマスクパターン３６を精度良く形成することができる。
次に、第６のマスクパターン３６をマスクにしてハードマスク３１をドライエッチングする。
そのドライエッチングにより、ハードマスク３１は、各トランジスタ形成領域IIIH〜IIILではゲート電極形状にパターニングされ、キャパシタ形成領域IIではキャパシタの上部電極形状にパターニングされる。
その後、第６のマスクパターン３６とハードマスク３１を共にマスクに使用しながら、エッチングガスとしてCl2とO2との混合ガスを使用し、各領域II、IIIH〜IIILにおける第２の導電膜３０をドライエッチングする。
そのようなドライエッチングにより、各トランジスタ形成領域IIIH〜IIILにゲート電極３０ｇが形成される。
一方、キャパシタ形成領域IIには上部電極（第２の電極）３０ａが形成される。これにより、上部電極３０ａ、第２の絶縁膜１４、下部電極１１ａ、第１の絶縁膜１０、及び第１のpウェル８を備えたキャパシタQの基本構造が完成する。
そのキャパシタQにおいては、電極１１、３０ａと第１のpウェル８がキャパシタ電極として機能し、これらの間の第１の絶縁膜１０と第２の絶縁膜１４が容量絶縁膜として機能する。このようなキャパシタQは、スタックドゲートキャパシタとも呼ばれる。
なお、電極１１、３０ａとこれらの間の第２の絶縁膜１４のみでキャパシタを形成するようにしてもよい。
既述のように、上記のキャパシタQは、フラッシュメモリセルで使用する高電圧を発生するための昇圧回路の一部を担う。
また、コンタクト領域CRにおける上部電極３０ａには開口３０ｃが形成され、当該開口３０ｃから熱酸化膜２１ａが露出する。
後述のように、下部電極１１ａのコンタクト領域CRには導電性プラグが接続されるが、上記の開口３０ｃは、その導電性プラグと上部電極３０ａとが接触するのを防止するために形成される。
その開口３０ｃの直径Dは、各電極１１ａ、３０ａ同士の対向面積を増やしてキャパシタQの容量を増大させるとうい観点からすると、なるべく小さいのが好ましい。
但し、直径Dを小さくすると、第６のマスクパターン３６と第２の絶縁膜１４との間に矢印で示すような位置ずれが生じたときに、点線円内のように開口３０ｃの内面が第２の絶縁膜１４の薄厚部１４ｘ上に位置するようになる。
こうなると、第２の絶縁膜１４の中でも耐圧の弱い薄厚部１４ｘにおいて、下部電極１１ａと上部電極３０ａとの間にリーク電流Pが生じ、半導体装置の信頼性が低下する。
そのため、本例では、上記のように位置ずれが発生した場合でも薄厚部１４ｘ上に開口３０ｃの内面が位置しないように直径Dを増大させなければならない。更に、直径Dの増大により減少する電極１１ａ、３０ａの対向面積を補うために、これらの電極１１ａ、３０ａの平面サイズを広げる必要が生じ、キャパシタ形成領域IIを広めざるを得ない。
この後に、図１９に示すように、ハードマスク３１と第６のマスクパターン３６とを除去する。
次いで、図２０に示すように、フローティングゲート１１ｂとゲート電極３０ｇとをマスクにしながら、各領域I、IIIH〜IIILのシリコン基板１にAs+イオン等のn型不純物をイオン注入し、第１〜第４のソースドレインエクステンション４１〜４４を形成する。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に絶縁膜を形成し、それをエッチバックしてフローティングゲート１１ｂとゲート電極３０ｇの各々の横に絶縁性サイドウォール４５として残す。その絶縁膜として、例えば、TEOSガスを使用するCVD法で酸化シリコン膜を形成する。
なお、シリコン基板１を熱酸化して形成された各絶縁膜１０、２１、２５、２８は、TEOSガスを使用して形成された絶縁性サイドウォール４５と比較して密度が高いので、上記のエッチバックでは完全には除去されず、シリコン基板１の上に残存する。
次いで、絶縁性サイドウォール４５、フローティングゲート１１ｂ、及び各ゲート電極３０ｇをマスクにするイオン注入によりシリコン基板１にp型不純物を導入する。これにより、フローティングゲート１１ｂと各ゲート電極３０の横のシリコン基板１に、第１〜第４のソースドレイン領域４６〜４９が形成される。
更に、キャパシタ形成領域IIの第１及び第２のウェルコンタクト領域R1、R2に、それぞれp型不純物とn型不純物とをイオン注入し、p型不純物拡散領域５１とn型不純物拡散領域５２とを形成する。
なお、n型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了後にそのレジストパターンは除去される。
ここまでの工程により、セル領域Iには、フローティングゲート１１ｂ、第２の絶縁膜１４、及びコントロールゲート３０ｂを備えたフラッシュメモリセルFLの基本構造が完成する。
そのフラッシュメモリセルFLにおいては、第１の絶縁膜１０がトンネル絶縁膜としての役割を担うと共に、その第１の絶縁膜１０を介して第１のソースドレイン領域４６からフローティングゲート１１ｂに電子を供給することで情報の書き込みが行われる。
一方、各トランジスタ形成領域IIIH〜IIILの各々には、ゲート電極３０ｇ等を備えた高電圧MOSトランジスタTRH、中電圧MOSトランジスタTRM、及び低電圧MOSトランジスタTRLの基本構造が完成する。
各トランジスタTRH、TRM、TRLは、ゲート絶縁膜として機能する各絶縁膜２１、２５、２８の膜厚に応じ、この順に駆動電圧が低くなる。
次に、図２２に示すように、シリコン基板１の上側全面をフッ酸溶液に曝し、各ソースドレイン領域４６〜４９上の絶縁膜１０、２１、２５、２８を除去し、シリコン基板１の清浄面を露出させる。
このとき、下部電極１１ａのコンタクト領域CRもフッ酸溶液に曝され、熱酸化膜２１ａが除去される。
次いで、シリコン基板１の上側全面にスパッタ法でコバルト膜等の高融点金属膜を形成した後、その高融点金属膜をアニールしてシリコンと反応させ、各ソースドレイン領域４６〜４９の上に高融点金属シリサイド層５４を形成する。
その後に、素子分離絶縁膜２や絶縁性サイドウォール４５の上で未反応となっている高融点金属膜をウエットエッチングして除去する。
その高融点金属シリサイド層５４は、コントロールゲート３０ｂや各ゲート電極３０ｇの上面にも形成され、これらのゲート電極が低抵抗化される。
更に、下部電極１１ａのコンタクト領域CRにも高融点金属シリサイド層５４が形成される。
次に、図２３に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面にCVD法で第６の絶縁膜５７として酸化シリコン膜を形成した後、その第６の絶縁膜５７の上面をCMP法で研磨して平坦化する。
そして、フォトリソグラフィとエッチングにより第６の絶縁膜５７をパターニングし、下部電極１１ａのコンタクト領域CRの上と上部電極３０ａの上に、それぞれ第１のホール５７ａと第２のホール５７ｂを形成する。
更に、このパターニングでは、セル領域Iと各トランジスタ形成領域IIIH〜IIILにおける第６の絶縁膜５７に第３のホール５７ｃを形成すると共に、不純物拡散領域５１、５２の上の第６の絶縁膜５７に第４のホール５７ｄを形成する。
その後、各ホール５７ａ〜５７ｄの各々の中に第１〜第４の導電性プラグ５８ａ〜５８ｄを形成する。
導電性プラグ５８ａ〜５８ｄの形成にあたっては、まず、各ホール５７ａ〜５７ｄの内面と第６の絶縁膜５７の上面にグルー膜としてスパッタ法でチタン膜と窒化チタン膜とをこの順に形成する。そして、そのグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜により各ホール５７ａ〜５７ｄを完全に埋め込む。その後に、第６の絶縁膜５７の上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を各ホール５７ａ〜５７ｄ内のみに第１〜第４の導電性プラグ５８ａ〜５８ｄとして残す。
これらの導電性プラグのうち、第１の導電性プラグ５８ａによりキャパシタQの下部電極１１ａの電位が制御され、第２の導電性プラグ５８ｂにより上部電極３０ａの電位が制御される。また、p型不純物拡散領域５１の上の第４の導電性プラグ５８ｄにより、キャパシタQの電極として機能する第１のpウェル８の電位が制御される。
そして、各導電性プラグ５８ａ〜５８ｄと第６の絶縁膜５７の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして金属配線５９を形成する。
以上により、このサンプルの基本構造が完成した。
上記の例では、図９を参照して説明したように、各トランジスタ形成領域IIIH〜IIILに露出するシリコン基板１の表面がダメージを受けないように、第１の酸化シリコン膜１４ａのエッチング方法として、ドライエッチングではなくウエットエッチングを採用する。
但し、ウエットエッチングを採用したことで、図９の点線円内のように第２の絶縁膜１４に薄厚部１４ｘが形成される。
そして、図１８の点線円内に示したように、薄厚部１４ｘにおいて上下の電極１１ａ、３０ａ間でリーク電流Pが発生するのを防止すべく、上部電極３０ａの開口３０ｃの直径Dを広げる必要が生じ、これにより半導体装置の小型化が阻まれてしまう。
このように、上記のプロセスでは、各トランジスタ形成領域IIIH〜IIILにおけるシリコン基板１の表面が受けるダメージを低減しつつ半導体装置の小型化を図ることができず、これらを両立できるように改善の余地がある。
本願発明者は、上記の知見に鑑み、以下に説明するような本実施形態に想到した。
（本実施形態）
図２４〜図３４は、本実施形態に係る半導体装置の製造途中の断面図である。
なお、図２４〜図３４において、上記で説明したのと同じ要素には上記と同じ符号を付し、以下ではその説明を省略する。
本実施形態では、半導体装置としてフラッシュメモリセルとロジック回路とを混載してなるロジック混載メモリを作製する。
その半導体装置を作製するには、まず、既述の図１〜図８の工程を行うことにより、図２４に示す断面構造を得る。
図２４の点線円内に示すように、これらの工程を終了した段階では、第２のマスクパターン２０をマスクにしたドライエッチングにより、コンタクト領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃが除去された状態となる。
この段階では各トランジスタ形成領域IIIH〜IIILに第１の酸化シリコン膜１４ａと第１の絶縁膜１０が残存しているため、プラズマ化したエッチングガスによりシリコン基板１の表面にダメージが入るのをこれらの膜１０、１４ａで防止することができる。
ここで、本実施形態では、第２のマスクパターン２０は、本工程のドライエッチングのマスクとしてのみ使用する。そして、第２のマスクパターン２０の窓２０ａの下に残る第１の酸化シリコン膜１４ａをウエットエッチングするときは、後述のように、第２のマスクパターン２０とは別のマスクを使用する。
そのため、ウエットエッチング時のエッチング液が第２のマスクパターン２０と第２の酸化シリコン膜１４ｃとの界面にしみ込むことがなく、図９の点線円内に示したような薄厚部１４ｘが第２の絶縁膜１４に形成されるのを防止できる。
しかも、本工程のドライエッチングは異方性エッチングであり、ウエットエッチングのようにエッチングが基板横方向に進行し難い。そのため、本工程において第２の酸化シリコン膜１４ｃや窒化シリコン膜１４ｂが基板横方向にエッチングされてコンタクト領域CRの周囲の第２の絶縁膜１４に薄厚部１４ｘ（図９参照）が形成されるのを防止できる。
この後に、第２のマスクパターン２０は除去される。
これ以降は、トランジスタ形成領域IIIH〜IIILの各々に、ゲート絶縁膜として供せられる膜厚の異なる絶縁膜を形成する工程に移る。
そのゲート絶縁膜の形成にあたっては、まず、図２５に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、各領域I、II、IIILを覆う第７のマスクパターン６０を形成する。
なお、高電圧トランジスタ形成領域IIIHと中電圧トランジスタ形成領域IIIMにおける第１の酸化シリコン膜１４ａは、その第７のマスクパターン６０で覆われずに露出する。
そして、第７のマスクパターン６０をマスクにしながら、エッチング液としてフッ酸溶液を用い、各領域IIIH、IIIMにおける第１の絶縁膜１０と第１の酸化シリコン膜１４ａを上とウエットエッチングにより除去し、各領域IIIH、IIIMにシリコン基板１の表面を露出させる。
このように本工程をウエットエッチングで行うことで、ドライエッチングで各膜１０、１４ａを除去する場合のようにプラズマ化したエッチングガスでシリコン基板１の表面がダメージを受けるのを防止できる。
また、本工程では、図９の工程と異なり、各トランジスタ形成領域IIIH〜IIILのうち、低電圧トランジスタ形成領域IIILを第７のマスクパターン６０で覆った状態とする。
このようにすると、低電圧トランジスタ形成領域IIILにおける素子分離絶縁膜２がフッ酸溶液に曝されなくなり、素子分離絶縁膜２がエッチングされてその上面の高さが低下することがない。
この後に、第７のマスクパターン６０は除去される。
次いで、図２６に示すように、高電圧トランジスタ形成領域IIIHと中電圧トランジスタ形成領域IIIMにおけるシリコン基板１の表面を熱酸化することにより、第３の絶縁膜２１として熱酸化膜を約９．５nmの厚さに形成する。
その酸化条件は特に限定されない。本実施形態では、O2雰囲気中で基板温度を約８５０℃とする条件でこの熱酸化を行う。
また、このようにO2雰囲気に曝された結果、コンタクト領域CRにおける下部電極１１ａも酸化され、コンタクト領域CRに残存する第１の酸化シリコン膜１４ａの膜厚が増大する。
続いて、図２７に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第８のマスクパターン６１を形成する。
その第８のレジストパターン６１により、中電圧トランジスタ形成領域IIIMを除く各領域I、II、IIIH、IIILは覆われる。
そして、第８のマスクパターン６１をマスクにしながら、エッチング液としてフッ酸溶液を用い、中電圧トランジスタ形成領域IIIMにおける第３の絶縁膜２１を除去してシリコン基板１の表面を露出させる。
また、図２５のエッチング工程と同様に、本工程でも低電圧トランジスタ形成領域IIILを第８のレジストパターン６１で覆うので、当該領域IIILにおける素子分離絶縁膜２がエッチングされてその上面の高さが低下することがない。
この後に、第８のマスクパターン６１は除去される。
次いで、図２８に示すように、O2雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、中電圧トランジスタ形成領域IIIMにおけるシリコン基板１の表面を熱酸化し、第４の絶縁膜２５として厚さが約６．０nmの熱酸化膜を形成する。
次に、図２９に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面にフォトレジストを塗布する。そして、そのフォトレジストを露光、現像することにより、各領域I、II、IIIH、IIIMを覆う第９のマスクパターン６２を形成する。
なお、低電圧トランジスタ形成領域IIILにおける第１の酸化シリコン膜１４ａは、第９のマスクパターン６２で覆われずに露出する。
その後に、第９のマスクパターン６２をマスクにしながら、エッチング液としてフッ酸溶液を用いて、低電圧トランジスタ形成領域IIILの第１の酸化シリコン膜１４ａと第１の絶縁膜１０をウエットエッチングして除去する。
そして、このエッチングが終了した後に、第９のマスクパターン９を除去する。
続いて、図３０に示すように、低電圧トランジスタ形成領域IIILに露出したシリコン基板１の表面を熱酸化することにより厚さが約１．８nmの熱酸化膜を形成し、その熱酸化膜を第５の絶縁膜２８とする。
その第５の絶縁膜２８は、例えば、O2雰囲気中において基板温度を約８５０℃とする酸化条件で形成され得る。
ここまでの工程により、各領域IIIH〜IIILには、MOSトランジスタのゲート絶縁膜として使用される膜厚の異なる絶縁膜２１、２５、２８が形成されたことになる。
これらの絶縁膜２１、２５、２８は、図２４のドライエッチング雰囲気に曝されずにダメージを受けていないシリコン基板１の表面に形成されるので、ゲート絶縁膜としての使用に耐えうる高品位な膜質を有する。
ここで、膜厚の異なる絶縁膜２１、２５、２８を形成するために、各領域IIIH〜IIILにおいては熱酸化とウエットエッチングとが上記のように繰り返し行われ、これらのプロセスを反映して素子分離絶縁膜２には段差２ｘが形成される。
その段差２ｘの高さΔHは、熱酸化やウエットエッチングの回数が増えるほど高くなる。
本実施形態では、低電圧トランジスタ形成領域IIILをマスクパターン６０、６１で覆うことで、当該領域IIILにおける素子分離絶縁膜２がウエットエッチングされる回数を減らすことができ、領域IIILの段差２ｘの高さΔHを最小限に留めることができる。
次に、図３１に示すように、既述の図１６〜図１８の工程を行うことで、第２の導電膜３０をパターニングし、キャパシタQの上部電極３０ａとトランジスタのゲート電極３０ｇとを形成する。
既述のように、そのパターニングは、第６のマスクパターン３６をマスクにして第２の導電膜３０をドライエッチングすることで行われる。
そして、このようにして形成された上部電極３０ａには、下部電極１１ａのコンタクト領域CRが露出する開口３０ｃが形成される。
その開口３０ｃの内面は第２の絶縁膜１４の上に位置するが、第２の絶縁膜１４には図１８のような薄厚部１４ｘが形成されていないので、本実施形態では薄厚部１４ｘが原因で各電極１１ａ、３０ａ間にリーク電流が発生することがない。
そのため、薄厚部１４ｘ（図１８参照）が開口３０ｃに重なるのを防止する目的で開口３０ｃの直径Dを広くする必要がなくなり、直径Dを図１８におけるよりも小さくできる。
これにより、開口３０ｃの周囲での各電極１１ａ、３０ａの対向面積が増大するため、各電極１１ａ、３０ａの外形サイズを縮小してもキャパシタQの容量を維持することができ、キャパシタ形成領域IIの面積を小さくすることが可能となる。
また、低電圧トランジスタ形成領域IIILでは、上記のように素子分離絶縁膜２の段差２ｘの高さΔHが低く抑えられているので、スピンコート法で塗布される反射防止膜３５の膜厚のばらつきが抑制される。
これにより、反射防止膜３５による露光光の反射防止の効果が場所によりばらつき難くなり、低電圧トランジスタ形成領域IIILにおいて高精度に第２の導電膜３０をパターニングしてゲート電極３０ｇを形成することが可能となる。
次に、図３２に示す断面構造を得るまでの工程について説明する。
まず、既述の図１９〜図２１の工程を行うことにより、セル領域IにフラッシュメモリセルFLを形成すると共に、各トランジスタ形成領域IIIH〜IIILにMOSトランジスタTRH〜TRLを形成する。
次いで、シリコン基板１の上側全面をフッ酸溶液に曝し、各ソースドレイン領域４６〜４９上の絶縁膜１０、２１、２５、２８をウエットエッチングにより除去して、フローティングゲート１１ｂと各ゲート電極３０ｇの横にシリコン基板１の表面を露出させる。
このとき、下部電極１１ａのコンタクト領域CRにおいては、上部電極３０ａの側面に形成されている絶縁性サイドウォール４５がマスクとなって、第１の酸化シリコン膜１４ａがウエットエッチングにより除去される。
続いて、図３３に示すように、シリコン基板１の上側全面にスパッタ法でコバルト膜等の高融点金属膜を形成した後、その高融点金属膜をアニールしてシリコンと反応させ、各ソースドレイン領域４６〜４９の上に高融点金属シリサイド層５４を形成する。
その後に、素子分離絶縁膜２や絶縁性サイドウォール４５の上で未反応となっている高融点金属膜をウエットエッチングして除去する。
この後は、既述の図２３の工程を行うことで、図３４に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図３１に示したように、上部電極３０ａを形成する時点では、下部電極１１ａのコンタクト領域CR上の第１の酸化シリコン膜１４ａはウエットエッチングされずに残存している。
よって、この時点では、ウエットエッチングが原因の薄厚部１４ｘ（図９参照）が第２の絶縁膜１４に形成されていない。
そのため、上部電極３０ａの開口３０ｃ（図３１参照）が薄厚部１４ｘに重なることが原因でキャパシタQの耐圧が低下するのを気にする必要がなくなり、開口３０ｃの直径Dを図１８におけるよりも小さくでき、ひいては半導体装置の小型化を図ることができる。
しかも、低電圧トランジスタ形成領域IIILをマスクパターン６０、６１（図２５、図２７参照）で覆ったことで、当該領域IIILの素子分離絶縁膜２に形成される段差２ｘの高さΔHを低く抑えることができる。その結果、図３１を参照して説明したように、段差２ｘが原因で反射防止膜３５の膜厚がばらつくのを抑制でき、領域IIILにおけるゲート電極３０ｇのパターニング精度が向上する。
以上説明した本実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、
前記第１の領域の前記第１の絶縁膜の上に、フローティングゲート、第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記第２の領域の前記第１の絶縁膜の上に、キャパシタの第１の電極を形成する工程と、
前記第１の電極の上と前記第３の領域の前記第１の絶縁膜の上に、前記第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
前記第１の電極の一部領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、
前記第３の領域における前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的に除去する工程と、
前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上に第１のゲート電極を形成する工程と、
前記第１の電極の上の前記第２の絶縁膜の上であって前記一部領域を除く領域に、前記キャパシタの第２の電極を形成する工程と、
前記第２の電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程と、
前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、
前記一部領域における前記第４の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１の絶縁膜を形成する工程において、前記半導体基板の第４の領域に前記第１の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程において、前記第４の領域の前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
前記第１の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程において、前記第２の領域と前記第４の領域の各々の前記第２の絶縁膜を第１のマスクパターンで覆いながら、前記第３の領域の前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして除去し、
前記第１のマスクパターンを除去し、かつ、前記第３の絶縁膜を形成した後に、前記第３の絶縁膜を第２のマスクパターンで覆いながら、前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的にエッチングして除去し、
前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、
前記第５の絶縁膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜の上に塗布法により反射防止膜を形成する工程と、
前記反射防止膜の上に第３のマスクパターンを形成する工程と、
前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記６） 前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程において、前記第１のゲート電極の横の前記第３の絶縁膜をエッチングし、該第１のゲート電極の横に前記半導体基板の表面を露出させることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記キャパシタの前記第１の電極を形成する工程は、
前記第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域に前記第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記第１の領域に残された前記第１の導電膜をパターニングして前記フローティングゲートにする工程を更に有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記第２の電極を形成する工程と、前記第１のゲート電極を形成する工程とを同一工程で行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記一部領域における前記第２の絶縁膜を選択的にエッチングする工程の後、前記第２の領域における前記第２の絶縁膜の上と、前記第３の領域における前記第３の絶縁膜の上に、第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングして、前記第２の領域に前記第２の電極を形成し、かつ、前記第３の領域に前記第１のゲート電極を形成する工程とを更に有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記第２の電極を形成する工程において、前記一部領域における前記第２の電極に開口を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記第１の絶縁膜を形成する工程は、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の表面を熱酸化することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１４） 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、
前記の第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域にキャパシタの第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程と、
前記第１の領域の前記第１の導電膜の上、前記第２の領域の前記第１の電極の上、及び第３の領域の前記第１の絶縁膜の上に、第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
前記第１の電極の一部領域と前記第３の領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、
前記第３の領域における前記第１の絶縁膜と前記第１の酸化シリコン膜を選択的に除去する工程と、
前記第１の絶縁膜と前記第１の酸化シリコン膜とを除去後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、
前記第１の領域における前記第２の絶縁膜の上、前記第２の領域における前記第２の絶縁膜の上、及び前記第３の領域における前記第３の絶縁膜の上に第２の導電膜を形成する工程と、
前記第１の領域において、前記第１の導電膜、前記第２の絶縁膜、及び前記第２の導電膜をパターニングすることにより、フローティングゲート、前記第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記第２の領域と前記第３の領域において前記第２の導電膜をパターニングすることにより、前記一部領域を除く前記第２の領域に前記キャパシタの第２の電極を形成し、かつ、前記第３の領域に第１のゲート電極を形成する工程と、
前記第２の電極と前記第１のゲート電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をウエットエッチングして除去する工程と、
前記第２の電極と前記ゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、
前記一部領域における前記第４の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第１の絶縁膜を形成する工程において、前記シリコン基板の第４の領域に前記第１の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程において、前記第４の領域の前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
前記第１の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程において、前記第２の領域と前記第４の領域の各々の前記第２の絶縁膜を第１のマスクパターンで覆いながら、前記第３の領域の前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして除去し、
前記第１のマスクパターンを除去し、かつ、前記第３の絶縁膜を形成した後に、前記第３の絶縁膜を第２のマスクパターンで覆いながら、前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的にエッチングして除去し、
前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７） 前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、
前記第５の絶縁膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜の上に塗布法により反射防止膜を形成する工程と、
前記反射防止膜の上に第３のマスクパターンを形成する工程と、
前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１９） 前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程において、前記第１のゲート電極の横の前記第３の絶縁膜をエッチングし、該第１のゲート電極の横に前記半導体基板の表面を露出させることを特徴とする付記１９に記載の半導体装置の製造方法。
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、２ｘ…段差、３…犠牲絶縁膜、１０…第１の絶縁膜、１１…第１の導電膜、１１ａ…下部電極、１１ｂ…フローティングゲート、１３…第１のマスクパターン、１４…第２の絶縁膜、１４ａ…第１の酸化シリコン膜、１４ｂ…窒化シリコン膜、１４ｃ…第２の酸化シリコン膜、１４ｘ…薄厚部、２０…第２のマスクパターン、２０ａ…窓、２１…第３の絶縁膜、２１ａ…熱酸化膜、２３…第３のマスクパターン、２５…第４の絶縁膜、２７…第４のマスクパターン、２８…第５の絶縁膜、３０…第２の導電膜、３０ａ…上部電極、３０ｂ…コントロールゲート、３０ｃ…開口、３０ｇ…ゲート電極、３１…ハードマスク、３３…第５のマスクパターン、３５…反射防止膜、３６…第６のマスクパターン、４１〜４４…第１〜第４のソースドレインエクステンション、４５…絶縁性サイドウォール、４６〜４９…第１〜第４のソースドレイン領域、５１…p型不純物拡散領域、５２…n型不純物拡散領域、５４…高融点金属シリサイド層、５７…第６の絶縁膜、５７ａ〜５７ｄ…第１〜第４のホール、５８ａ〜５８ｄ…第１〜第４の導電性プラグ、５９…金属配線、６０…第７のマスクパターン、６１…第８のマスクパターン、６２…第９のマスクパターン。

Claims (10)

  1. 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、
    前記第１の領域の前記第１の絶縁膜の上に、フローティングゲート、第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
    前記第２の領域の前記第１の絶縁膜の上に、キャパシタの第１の電極を形成する工程と、
    前記第１の電極の上と前記第３の領域の前記第１の絶縁膜の上に、前記第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
    前記第１の電極の一部領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、
    前記第３の領域における前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的に除去する工程と、
    前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜の上に第１のゲート電極を形成する工程と、
    前記第１の電極の上の前記第２の絶縁膜の上であって前記一部領域を除く領域に、前記キャパシタの第２の電極を形成する工程と、
    前記第２の電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程と、
    前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、
    前記一部領域における前記第４の絶縁膜にホールを形成する工程と、
    前記ホール内に導電性プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の絶縁膜を形成する工程において、前記半導体基板の第４の領域に前記第１の絶縁膜を形成し、
    前記第２の絶縁膜を形成する工程において、前記第４の領域の前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
    前記第１の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程において、前記第２の領域と前記第４の領域の各々の前記第２の絶縁膜を第１のマスクパターンで覆いながら、前記第３の領域の前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして除去し、
    前記第１のマスクパターンを除去し、かつ、前記第３の絶縁膜を形成した後に、前記第３の絶縁膜を第２のマスクパターンで覆いながら、前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的にエッチングして除去し、
    前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、
    前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、
    前記第５の絶縁膜の上に第２の導電膜を形成する工程と、
    前記第２の導電膜の上に塗布法により反射防止膜を形成する工程と、
    前記反射防止膜の上に第３のマスクパターンを形成する工程と、
    前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、
    前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２の電極を形成する工程において、前記一部領域における前記第２の電極に開口を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１の絶縁膜を形成する工程は、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の表面を熱酸化することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、
    前記の第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、
    前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域にキャパシタの第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程と、
    前記第１の領域の前記第１の導電膜の上、前記第２の領域の前記第１の電極の上、及び第３の領域の前記第１の絶縁膜の上に、第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
    前記第１の電極の一部領域と前記第３の領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、
    前記第３の領域における前記第１の絶縁膜と前記第１の酸化シリコン膜を選択的に除去する工程と、
    前記第１の絶縁膜と前記第１の酸化シリコン膜とを除去後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、
    前記第１の領域における前記第２の絶縁膜の上、前記第２の領域における前記第２の絶縁膜の上、及び前記第３の領域における前記第３の絶縁膜の上に第２の導電膜を形成する工程と、
    前記第１の領域において、前記第１の導電膜、前記第２の絶縁膜、及び前記第２の導電膜をパターニングすることにより、フローティングゲート、前記第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
    前記第２の領域と前記第３の領域において前記第２の導電膜をパターニングすることにより、前記一部領域を除く前記第２の領域に前記キャパシタの第２の電極を形成し、かつ、前記第３の領域に第１のゲート電極を形成する工程と、
    前記第２の電極と前記第１のゲート電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をウエットエッチングして除去する工程と、
    前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、
    前記一部領域における前記第４の絶縁膜にホールを形成する工程と、
    前記ホール内に導電性プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記第１の絶縁膜を形成する工程において、前記シリコン基板の第４の領域に前記第１の絶縁膜を形成し、
    前記第２の絶縁膜を形成する工程において、前記第４の領域の前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
    前記第１の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程において、前記第２の領域と前記第４の領域の各々の前記第２の絶縁膜を第１のマスクパターンで覆いながら、前記第３の領域の前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして除去し、
    前記第１のマスクパターンを除去し、かつ、前記第３の絶縁膜を形成した後に、前記第３の絶縁膜を第２のマスクパターンで覆いながら、前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的にエッチングして除去し、
    前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、
    前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
JP6147973B2 (ja) * 2012-09-11 2017-06-14 住友電工デバイス・イノベーション株式会社 キャパシタの製造方法
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US8877585B1 (en) * 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
JP6194684B2 (ja) * 2013-08-05 2017-09-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US10411086B2 (en) * 2014-04-07 2019-09-10 Semiconductor Components Industries, Llc High voltage capacitor and method
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
KR20150140957A (ko) * 2014-06-09 2015-12-17 에스케이하이닉스 주식회사 리저브 캐패시터를 구비하는 반도체 집적 회로 장치 및 그 제조방법
US9911665B2 (en) * 2014-12-30 2018-03-06 Globalfoundries Singapore Pte. Ltd. Integrated circuits, methods of forming the same, and methods of determining gate dielectric layer electrical thickness in integrated circuits
US9653164B2 (en) 2015-03-13 2017-05-16 Nxp Usa, Inc. Method for integrating non-volatile memory cells with static random access memory cells and logic transistors
US9437500B1 (en) * 2015-03-13 2016-09-06 Freescale Semiconductor, Inc. Method of forming supra low threshold devices
FR3046293A1 (fr) 2015-12-29 2017-06-30 St Microelectronics Crolles 2 Sas Circuit integre et son procede de fabrication
US10418438B2 (en) * 2017-02-09 2019-09-17 Microchip Technology Incorporated Capacitor structure with an extended dielectric layer and method of forming a capacitor structure
FR3080948A1 (fr) 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication
US11638378B2 (en) * 2021-05-11 2023-04-25 Winbond Electronics Corp. Method of fabricating semicondoctor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521808A (ja) * 1991-07-09 1993-01-29 Hitachi Ltd 半導体集積回路装置の製造方法
JP3415712B2 (ja) * 1995-09-19 2003-06-09 松下電器産業株式会社 半導体装置及びその製造方法
JP3492279B2 (ja) * 2000-03-21 2004-02-03 Ｎｅｃエレクトロニクス株式会社 素子分離領域の形成方法
KR20030025315A (ko) * 2001-09-20 2003-03-29 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
JP3664161B2 (ja) * 2002-10-30 2005-06-22 セイコーエプソン株式会社 半導体装置およびその製造方法
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
JP4583878B2 (ja) 2004-10-29 2010-11-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4578938B2 (ja) * 2004-11-08 2010-11-10 富士通セミコンダクター株式会社 半導体装置
JP5013050B2 (ja) 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5167721B2 (ja) 2007-08-10 2013-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2009164504A (ja) * 2008-01-10 2009-07-23 Sharp Corp 容量素子、容量素子を含む不揮発性記憶装置およびその製造方法

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