CN104701260A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；在所述栅极结构两侧形成偏移侧墙；对所述偏移侧墙进行第一掺杂和第二掺杂的共掺杂，且第一掺杂捕获偏移侧墙中的缺陷，第二掺杂提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量；以所述偏移侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成轻掺杂区；在所述偏移侧墙侧壁形成主侧墙；以所述主侧墙为掩膜，在栅极结构两侧的半导体衬底内形成重掺杂区。本发明形成的半导体器件减少了偏移侧墙下半导体衬底内硼离子含量，降低硼离子向沟道区扩散的几率，从而改善半导体器件的短沟道效应，优化半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管（MOS晶体管）。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。
随着半导体制造技术的飞速发展，半导体器件的特征尺寸（CD）已经进入亚微米阶段。为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体集成电路不断向更高的元件密度、高集成度方向发展。作为集成电路基本单元的金属氧化物半导体器件的栅极长度变得越来越短，相应地，栅极下方的沟道长度变得较以往更短，沟道长度的减小使得短沟道效应（SCE：Short Channel Effect）越来越明显。
现有技术中，半导体器件的形成工艺采用了LDD（轻掺杂区）工艺，也称为源漏延伸扩展区（Source Drain extension），所述LDD工艺在一定程度上可以缓解半导体器件的短沟道效应。
然而，在实际半导体器件的形成工艺中发现，尽管采用了LDD工艺，半导体器件中的短沟道效应仍然存在，半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种优化的半导体器件的形成方法，减少硼离子向沟道区扩散，改善半导体器件的短沟道效应。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；在所述栅极结构两侧形成偏移侧墙；对所述偏移侧墙进行第一掺杂和第二掺杂，且第一掺杂捕获偏移侧墙中的缺陷，第二掺杂提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量；以所述偏移侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成轻掺杂区，且所述轻掺杂区的掺杂离子类型与第二掺杂的掺杂离子类型相同；在所述偏移侧墙的侧壁形成主侧墙；以所述主侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成重掺杂区，所述重掺杂区的掺杂离子与轻掺杂区的掺杂离子类型相同。
可选的，所述第二掺杂为至少对偏移侧墙靠近半导体衬底表面的区域进行的掺杂。
可选的，所述第一掺杂为碳掺杂，所述第二掺杂为硼掺杂。
可选的，所述碳掺杂和硼掺杂为原位掺杂。
可选的，所述偏移侧墙的形成步骤包括：形成覆盖栅极结构和半导体衬底的偏移侧墙层，且所述偏移侧墙层的形成工艺包括碳源和硼源；回刻蚀所述偏移侧墙层，在所述栅极结构两侧的半导体衬底表面形成偏移侧墙。
可选的，所述偏移侧墙的材料中碳原子浓度为2E20atom/cm3至1E22atom/cm3，硼原子浓度为1E19atom/cm3至1E22atom/cm3。
可选的，所述偏移侧墙层的厚度为10埃至150埃。
可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述偏移侧墙层。
可选的，所述化学气相沉积工艺的工艺参数为：反应气体包括硅源气体、氨源气体、碳源气体和硼源气体，硅源气体为SiH4或SiH2Cl2，氨源气体为NH3，碳源气体为C2H4、C2H6或C3H8，硼源气体为B2H6，其中，硅源气体流量为100sccm至5000sccm，氨源气体流量为200sccm至50000sccm，碳源气体流量为100sccm至50000sccm，硼源气体流量为100sccm至50000sccm，反应腔室温度为400度至650度，腔室压强为0.1托至2托。
可选的，所述回刻蚀为各向异性刻蚀。
可选的，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀工艺的工艺参数为：刻蚀气体包括CHF3、O2和Ar，CHF3流量为10sccm至100sccm，O2的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，反应腔室压强为0毫托至5毫托，源功率为200瓦至1000瓦，偏置电压为200V至1000V。
可选的，采用离子注入工艺形成所述轻掺杂区。
可选的，所述离子注入工艺的工艺参数为：注入离子为B或BF2，注入能量为1kev至10kev，注入剂量为5E13atom/cm2至5E15atom/cm2。
可选的，在形成所述轻掺杂区前或之后，在半导体衬底内形成口袋区，且所述口袋区的掺杂离子类型与轻掺杂区的掺杂离子类型相反。
可选的，在形成所述轻掺杂区之后，对所述半导体衬底进行退火处理。
可选的，所述退火处理的工艺参数为：退火温度为800度至1050度，退火时长为0.2毫秒至10秒。
可选的，在所述偏移侧墙的侧壁形成主侧墙之后，还包括步骤：在主侧墙两侧的半导体衬底内形成凹槽；采用选择性外延工艺形成填充满所述凹槽的应力层。
可选的，所述应力层的材料为SiGe或SiGeB。
可选的，所述应力层的材料为SiGeB时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
可选的，形成的半导体器件为PMOS晶体管或CMOS晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案中，对偏移侧墙进行第一掺杂，所述第一掺杂捕获偏移侧墙中的缺陷，使得偏移侧墙中的缺陷扩散的能力降低；后续在以偏移侧墙为掩膜形成轻掺杂区时，偏移侧墙中也具有轻掺杂区的掺杂离子；本发明降低了偏移侧墙中缺陷的扩散速度，从而降低了偏移侧墙中的掺杂离子随缺陷的扩散而扩散的能力，防止偏移侧墙中的掺杂区离子扩散进入偏移侧墙下方的半导体衬底内，避免轻掺杂区与沟道区的距离过近，进而改善半导体器件的短沟道效应。
同时，第一掺杂可以提高偏移侧墙的抗腐蚀能力，防止偏移侧墙的宽度在后续刻蚀工艺中减小，后续在偏移侧墙侧壁形成主侧墙后，以主侧墙为掩膜形成的重掺杂区与沟道区距离较远，降低重掺杂区掺杂离子扩散至沟道区的几率，改善半导体器件的短沟道效应。
并且，由于本发明中偏移侧墙中的掺杂离子难以扩散进入偏移侧墙下方的半导体衬底内，使得偏移侧墙下方的半导体衬底内掺杂离子浓度低；本发明技术方案中，对偏移侧墙进行第二掺杂，第二掺杂至少提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量，且所述第二掺杂的掺杂离子类型与轻掺杂区的掺杂离子类型相同，改善重掺杂区与偏移侧墙下方的半导体衬底内掺杂离子浓度差过大的问题，从而防止重掺杂区的掺杂离子向沟道区扩散严重，并且改善由于浓度差较大造成的结电阻较大的问题；因此本发明进一步改善了半导体器件的短沟道效应，并且半导体衬底内的结电阻小，形成的半导体器件的响应速度快。
进一步，第一掺杂和第二掺杂为原位掺杂，采用原位掺杂工艺避免了第一掺杂和第二掺杂的掺杂离子进入半导体衬底内，避免半导体衬底内的掺杂区受到第一掺杂和第二掺杂的影响，提高半导体器件的可靠性。
更进一步，本发明技术方案中，在半导体衬底内形成了应力层，所述应力层增加了对半导体器件沟道区的应力作用，从而提高沟道区载流子迁移率，提高半导体器件的运行速度，优化半导体器件的电学性能。
附图说明
图1为本发明一实施例提供的形成半导体器件的流程示意图；
图2至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件中存在短沟道效应。
为解决上述问题，针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底内具有隔离结构；步骤S2、对所述隔离结构之间的半导体衬底进行掺杂，形成掺杂阱区；步骤S3；在所述半导体衬底表面形成栅极结构，所述栅极结构包括栅介质层和栅电极层；步骤S4、形成覆盖所述栅极结构和半导体衬底的偏移侧墙层，所述偏移侧墙层的材料为氮化硅；步骤S5、回刻蚀所述偏移侧墙层，去除栅极结构顶部和半导体衬底表面的偏移侧墙层，在所述栅极结构两侧形成偏移侧墙；步骤S6、以所述栅极结构和偏移侧墙为掩膜，对栅极结构两侧的半导体衬底进行离子注入，形成轻掺杂区；步骤S7、在所述偏移侧墙侧壁形成主侧墙；步骤S8、以所述栅极结构和主侧墙为掩膜，对栅极结构两侧的半导体衬底进行离子注入，形成重掺杂区。
上述方法形成的半导体器件仍然具有严重的短沟道效应问题。针对半导体器件的形成方法进行进一步研究发现，上述方法形成的半导体器件中短沟道效应问题产生的原因主要在于：
以偏移侧墙为掩膜，对栅极结构两侧的半导体衬底进行离子注入，形成轻掺杂区时，所述离子注入工艺对偏移侧墙造成了晶格损伤，使得偏移侧墙中具有缺陷；且所述离子注入工艺的注入离子也注入到了偏移侧墙中，后续为了激活轻掺杂区的掺杂离子会进行退火工艺；偏移侧墙在经历退火工艺时，偏移侧墙中的缺陷会具有向各个方向的扩散速度；当离子注入的注入离子为硼时，硼为轻质元素，因此硼随着偏移侧墙中缺陷的扩散而扩散的速度非常大（也称为瞬时增强扩散效应（TED：Transient Enhanced Diffusion）），即偏移侧墙中的硼具有向各个方向扩散的速度；特别的，偏移侧墙中的硼也具有向偏移侧墙下方的半导体衬底内扩散的速度；当偏移侧墙中的硼扩散进入偏移侧墙下方的半导体衬底内时，导致靠近沟道区的半导体衬底内硼浓度增加，从而造成轻掺杂区离沟道区的距离变近，进而导致半导体器件的短沟道效应问题严重。
为此，本发明提供一种半导体器件的形成方法，对偏移侧墙进行第一掺杂和第二掺杂的共掺杂区，第一掺杂捕获偏移侧墙中的缺陷，减小瞬时增强扩散效应，第二掺杂的掺杂离子类型与轻掺杂区的掺杂离子类型相同，减小半导体器件内的结电阻。本发明改善半导体器件的短沟道效应，提高半导体器件的响应速度，优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10为本发明另一实施例提供的半导体器件的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，且所述半导体衬底200表面形成有栅极结构。
本实施例中，以所述半导体衬底200包括第一区域I和第二区域II，第一区域I为PMOS区域，第二区域II为NMOS区域，形成的半导体器件为CMOS晶体管作示范性说明，所述第一区域I和第二区域II的位置可以互换。在本发明其他实施例中，半导体衬底包括第一区域或第二区域中的一种，所述第一区域或第二区域为PMOS区域，形成的半导体器件为PMOS晶体管。
本实施例中，所述栅极结构包括位于第一区域I半导体衬底200表面的第一栅极结构210以及位于第二区域II半导体衬底200表面的第二栅极结构220。
所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述半导体衬底200也可以为Si衬底、Ge衬底、SiGe衬底或GaAs衬底。
所述半导体衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。
本实施例中，所述半导体衬底200为Si衬底。
本实施例中，在所述半导体衬底200内还具有隔离结构201，防止第一区域I和第二区域II之间电学连接。所述隔离结构201的填充材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。
为满足半导体器件不断小型化的发展趋势，在第一区域半导体衬底表面可以具有一个第一栅极结构，也可以具有多个第一栅极结构，且多个第一栅极结构的材料和结构可以相同也可以不同；第二区域半导体衬底表面可以具有一个第二栅极结构，也可以具有多个第二栅极结构，且多个第二栅极结构的材料和结构可以相同也可以不同。
本实施例中，以第一区域I半导体衬底200表面形成一个第一栅极结构210，第二区域II半导体衬底200表面形成一个第二栅极结构220作示范性说明。在本发明其他实施例中，所述第一栅极结构或第二栅极结构可以部分位于隔离结构表面、与隔离结构相邻或远离隔离结构，不应过分限制第一栅极结构或第二栅极结构与隔离结构之间的位置关系。
所述第一栅极结构210包括位于所述半导体衬底200表面的第一栅氧化层211、位于所述第一栅氧化层211表面的第一栅电极层212、位于第一栅电极层212表面的第一栅掩蔽层213。
所述第二栅极结构220包括位于所述半导体衬底200表面的第二栅氧化层221、位于所述第二栅氧化层221表面的第二栅电极层222、位于第二栅电极层222表面的第二栅掩蔽层223。
所述第一栅氧化层211或第二栅氧化层221的材料为氧化硅或高k介质材料，所述第一栅电极层212或第二栅电极层222的材料为多晶硅、掺杂的多晶硅或金属，所述第一栅掩蔽层213或第二栅掩蔽层223的材料为氮化硅。
请参考图3，形成覆盖所述第一栅极结构210、第二栅极结构220和半导体衬底200的偏移侧墙层202，对所述偏移侧墙层202进行第一掺杂和第二掺杂，且第一掺杂捕获偏移侧墙层202中的缺陷，第二掺杂提高偏移侧墙层202靠近半导体衬底200表面区域的掺杂离子含量。
所述偏移侧墙层202用于后续形成位于第一栅极结构210和第二栅极结构220两侧的偏移侧墙。
所述第一掺杂为碳掺杂。采用碳掺杂的目的为：后续在进行离子注入工艺时，所述离子注入工艺会对偏移侧墙造成晶格损伤，导致偏移侧墙中出现缺陷；碳原子具有捕获晶格损伤、固定缺陷的作用，使得后续在经历退火处理时，缺陷由于被捕获固定而无法扩散，从而防止偏移侧墙中的掺杂离子扩散至偏移侧墙下方的半导体衬底200内。
所述第二掺杂为硼掺杂。采用硼掺杂的目的为：提高后续形成的偏移侧墙中的硼离子含量，改善偏移侧墙下方的半导体衬底200内掺杂离子浓度低带来的问题。并且，由于提高偏移侧墙靠近半导体衬底200表面区域的掺杂离子浓度，即可改善偏移侧墙下方的半导体衬底200内掺杂离子浓度低带来的问题，因此，所述第二掺杂为至少对偏移侧墙层202靠近半导体衬底200表面的区域进行的掺杂。本实施例中，为了简化工艺步骤，对整个偏移侧墙层202进行第二掺杂。
所述偏移侧墙层202为单层结构或多层结构。所述偏移侧墙层202为单层结构时，所述偏移侧墙层202为氮化硅层；所述偏移侧墙层202为多层结构时，所述偏移侧墙层202为氧化硅层和氮化硅层的多层结构。
本实施例以所述偏移侧墙层202为单层结构作示范性说明，所述偏移侧墙层202的厚度为10埃至150埃。所述偏移侧墙层202的材料中碳原子浓度为2E20atom/cm3至1E22atom/cm3，硼原子浓度为1E19atom/cm3至1E22atom/cm3。
本实施例中，所述碳掺杂和硼掺杂为原位掺杂。采用原位掺杂工艺的优点在于：第一掺杂和第二掺杂的掺杂离子只对偏移侧墙层202进行掺杂，避免掺杂离子进入半导体衬底200内，影响形成半导体器件的电学性能。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述偏移侧墙层202。所述第一掺杂为碳掺杂，所述第二掺杂为硼掺杂，因此本实施例中，形成覆盖第一栅极结构210、第二栅极结构220和半导体衬底200的偏移侧墙层202，且所述偏移侧墙层202的形成工艺包括碳源和硼源。
作为一个实施例，采用化学气相沉积工艺形成所述偏移侧墙层202，所述化学气相沉积工艺的工艺参数为：反应气体包括硅源气体、氨源气体、碳源气体和硼源气体，硅源气体为SiH4或SiH2Cl2，氨源气体为NH3，碳源气体为C2H4、C2H6或C3H8，硼源气体为B2H6，其中，硅源气体流量为100sccm至5000sccm，氨源气体流量为200sccm至50000sccm，碳源气体流量为100sccm至50000sccm，硼源气体流量为100sccm至50000sccm，反应腔室温度为400度至650度，腔室压强为0.1托至2托。
请参考图4，回刻蚀所述偏移侧墙层202（请参考图3），在第一栅极结构210和第二栅极结构220两侧的半导体衬底200表面形成偏移侧墙203。
所述回刻蚀工艺为各向异性刻蚀工艺。作为一个实施例，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀工艺的工艺参数为：刻蚀气体包括CHF3、O2和Ar，CHF3流量为10sccm至100sccm，O2的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，反应腔室压强为0毫托至5毫托，源功率为200瓦至1000瓦，偏置电压为200V至1000V。
本实施例中，在第一栅极结构210和第二栅极结构220两侧形成偏移侧墙203；对所述偏移侧墙203进行第一掺杂和第二掺杂，且第一掺杂捕获偏移侧墙中的缺陷，第二掺杂的掺杂离子类型与轻掺杂区的掺杂离子类型相同，第一掺杂为碳掺杂，第二掺杂为硼掺杂，且所述碳掺杂和硼掺杂为原位掺杂。
请参考图5，以所述偏移侧墙203掩膜，在第一栅极结构210两侧的半导体衬底200内形成轻掺杂区205，且所述轻掺杂区205的掺杂离子与第二掺杂的掺杂离子类型相同。
在形成所述轻掺杂区205之前，还包括步骤：形成图形化的光刻胶层204，所述图形化的光刻胶层204覆盖第二区域II的半导体衬底200和第二栅极结构220。所述图形化的光刻胶层204保护第二区域II的半导体衬底200和第二栅极结构220不被形成轻掺杂区205的工艺所破坏。
本实施例中，采用离子注入工艺形成所述轻掺杂区205。作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B或BF2，注入能量为1kev至10kev，注入剂量为5E13atom/cm2至5E15atom/cm2。
在对第一栅极结构210两侧的半导体衬底200进行离子注入工艺时，所述离子注入的注入离子也注入到了第一栅极结构210两侧的偏移侧墙203中，即在偏移侧墙203中也具有硼离子，随着离子注入工艺进行，偏移侧墙203中受到的晶格损伤越来越严重，偏移侧墙203中形成了缺陷；而本实施例中，对偏移侧墙203进行了第一掺杂，所述第一掺杂捕获偏移侧墙203中的缺陷，防止由于偏移侧墙203中的缺陷增多使得离子注入工艺的注入离子通过偏移侧墙203进入到偏移侧墙203下方的半导体衬底200内，从而防止在靠近沟道区的半导体衬底200内具有较多含量的硼，进而防止短沟道效应的发生。
在形成轻掺杂区205之后，对所述半导体衬底200进行退火工艺。所述退火工艺可以激活轻掺杂205的掺杂离子，所述退火工艺还可以修复离子注入工艺对半导体衬底200带来的晶格损伤。
作为一个实施例，所述退火处理的工艺参数为：退火温度为800度至1050度，退火时长为0.2毫秒至10秒。
本实施例中，对偏移侧墙203进行了第一掺杂，所述第一掺杂的掺杂离子为碳，碳原子具有固定偏移侧墙203中缺陷的作用，从而防止偏移侧墙203中的缺陷在高温作用下扩散，进而避免偏移侧墙203中的硼随缺陷的扩散而扩散至不期望区域，进一步改善半导体器件的短沟道效应。而现有技术中，在对半导体衬底进行退火工艺时，在所述退火工艺的高温作用下，偏移侧墙中的缺陷向偏移侧墙下方的半导体衬底移动，而偏移侧墙中的轻质原子硼也随着缺陷的移动而移动，导致偏移侧墙下方的半导体衬底内硼原子浓度增加，使得轻掺杂区与沟道区的距离变近，进而造成半导体衬底的短沟道效应问题严重。
需要说明的是，本实施例中，对偏移侧墙203进行了第二掺杂，且第二掺杂的掺杂离子类型与轻掺杂区205的掺杂离子的掺杂类型相同。进行第二掺杂的原因在于：由于本实施例对偏移侧墙203进行了第一掺杂，使得偏移侧墙203下方的半导体衬底200内硼含量低，而后续在第一栅极结构210两侧的半导体衬底200内会形成重掺杂区，所述重掺杂区的硼含量高；硼具有向高含量区域向低含量区域扩散的扩散趋势，且硼含量差会导致半导体器件的结电阻升高，影响半导体器件的响应速度；为了消除偏移侧墙203下方的半导体衬底200内硼含量过低带来的不良影响，本实施例中对偏移侧墙203进行第二掺杂，使得偏移侧墙203中具有较高含量的硼，偏移侧墙203与半导体衬底200交界处区域的硼含量高，避免重掺杂区硼含量高带来的硼扩散以及结电阻变大的问题。因此，本实施例对偏移侧墙203进行第二掺杂，进一步改善了半导体器件的短沟道效应，使半导体器件的响应速度得到提高。
由上述分析可知，为了改善第一掺杂造成的偏移侧墙203下方半导体衬底200内硼离子含量低带来的不良影响，第二掺杂为至少对偏移侧墙203靠近半导体衬底200表面的区域进行的掺杂。本实施例中，为了简化工艺步骤，对偏移侧墙203的整个区域进行了第二掺杂。
在形成所述轻掺杂区205之前或之后，在第一栅极结构210两侧的半导体衬底200内形成口袋区，且所述口袋区的掺杂离子类型与轻掺杂区205的掺杂离子类型相反。
在形成所述轻掺杂区205之后，去除光刻胶层204。作为一个实施例，采用灰化工艺去除所述光刻胶层204。
请参考图6，在所述第二栅极结构220两侧的半导体衬底200内形成第二轻掺杂区206。
所述第二轻掺杂区206的形成步骤请参考本实施例提供的轻掺杂区205的形成步骤，在此不再赘述。
需要说明的是，采用离子注入工艺形成所述第二轻掺杂区206，所述离子注入工艺的注入离子为N型离子，所述N型离子为磷、砷或锑。
请参考图7，在所述偏移侧墙203的侧壁形成主侧墙207。
所述主侧墙207作为后续形成半导体器件重掺杂区的掩膜。作为一个实施例，所述主侧墙207的形成步骤包括：形成覆盖所述第一栅极结构210的主侧墙层；回刻蚀所述主侧墙层，刻蚀去除位于第一栅极结构210顶部和第二栅极结构220顶部的主侧墙层，在偏移侧墙203侧壁形成主侧墙207。
所述主侧墙207为单层结构或多层结构。所述主侧墙207为单层结构时，主侧墙207为氮化硅层；所述主侧墙207为多层结构时，主侧墙207为氧化硅层和氮化硅层的多层结构。
本实施例中，所述主侧墙207为单层结构，主侧墙207的材料为氮化硅。
请参考图8，在所述第一区域I主侧墙207两侧的半导体衬底200内形成凹槽208。
本实施例中，所述凹槽208的形状为sigma（Σ）形。Σ形的凹槽208侧壁向器件沟道方向内凹，这种形状可以有效缩短器件沟道长度，满足器件尺寸小型化的要求；且Σ形的凹槽208具有在栅极结构下方较大下切的特点，这种形状凹槽208内形成应力材料可以对器件沟道区产生更大的应力。
所述Σ形的凹槽208的形成步骤包括：形成覆盖主侧墙207、半导体衬底200、第一栅极结构210和第二栅极结构220的掩膜层；在所述第二区域II的掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域I的掩膜层，刻蚀去除位于第一栅极结构210两侧的部分厚度的半导体衬底200，在第一区域I的半导体衬底200内形成预凹槽；去除所述光刻胶层；采用湿法刻蚀工艺刻蚀所述预凹槽，在第一区域I的半导体衬底200内形成凹槽208。
作为一个实施例，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢氨酸。由于采用氨水或四甲基氢铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面（100）的刻蚀速率比对晶面（111）的刻蚀速率大，因此当湿法刻蚀工艺完成后，形成Σ形的凹槽208。
需要说明的是，在本发明其他实施例中，凹槽的形状可以为方形或U形。当所述凹槽的形状为方形或U形时，采用干法刻蚀工艺对第一栅极结构两侧的半导体衬底进行刻蚀，在所述第一栅极结构两侧的半导体衬底内形成凹槽。
请参考图9，采用选择性外延工艺形成填充满所述凹槽208（请参考图7）的应力层209。
本实施例中，所述第一区域I为PMOS区域，为了增加半导体器件沟道区的载流子迁移率，所述应力层209向半导体衬底200内沟道区提供压应力。所述应力层209的材料为SiGe或SiGeB。
作为一个实施例，所述应力层209的材料为SiGeB时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
需要说明的是，第一栅极结构两侧半导体衬底内的应力层的形成是可选的而非必需的，在其他实施例中，也可以不形成所述应力层。
请参考图10，以所述主侧墙206和第一栅极结构210为掩膜，在第一栅极结构210两侧的半导体衬底200内形成重掺杂区209。
本实施例中，采用离子注入工艺形成所述重掺杂区209，所述离子注入工艺的注入离子为P型离子，所述P型离子为硼、镓或铟。作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B，注入能量为1kev至20kev，注入剂量为1E14atom/cm2至1E16atom/cm2。
本实施例中，所述重掺杂区209的掺杂离子为硼，由于本实施例形成的偏移侧墙203中具有硼原子，在偏移侧墙203与半导体衬底200交界的区域硼原子含量较高，从而防止重掺杂区209的硼向沟道区扩散，并且降低半导体器件的结电阻，优化半导体器件的电学性能。这是因为：
偏移侧墙203下方的半导体衬底200内硼含量低，能够改善半导体器件的短沟道效应；但是由于偏移侧墙203下方的半导体衬底200内硼含量低，而重掺杂区209的硼含量高，二者之间的硼含量差会造成结电阻增加，降低半导体器件的响应速度，且重掺杂区209向硼含量低的区域扩散速率变快；而本实施例中，在偏移侧墙203中进行了硼掺杂，可以改善偏移侧墙203下方半导体衬底200内硼含量低带来的问题，降低半导体器件的结电阻，降低重掺杂区209的硼向沟道区扩散的几率，进一步改善半导体器件的短沟道效应。
还需要说明的是，本发明第一掺杂可以提高偏移侧墙203的抗腐蚀能力，防止偏移侧墙203的宽度在后续工艺中减小，在偏移侧墙侧壁203形成主侧墙207后，以主侧墙207为掩膜形成的重掺杂区209与沟道区距离较远，降低重掺杂区209掺杂离子扩散至沟道区的几率，进一步改善半导体器件的短沟道效应。
后续的工艺步骤包括：在第二区域II的半导体衬底200内形成第二重掺杂区。
需要说明的是，本实施例以形成的半导体器件为CMOS晶体管作示范性说明，在本发明其他实施例中，形成的半导体器件也可以为PMOS晶体管。
综上，本发明的技术方案具有以下优点：
首先，本实施例中，对偏移侧墙进行第一掺杂，捕获偏移侧墙中的缺陷，降低了偏移侧墙中缺陷的运动速率，从而降低了偏移侧墙中的掺杂离子随着缺陷的扩散而扩散的能力，防止偏移侧墙中的掺杂离子扩散至偏移侧墙下方的半导体衬底内，避免掺杂离子进入与靠近沟道区的半导体衬底内的含量过高，从而改善半导体器件的短沟道效应。
其次，本实施例中，偏移侧墙下方的半导体衬底内的掺杂离子含量低，采用对偏移侧墙进行第二掺杂，提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量，且第二掺杂的掺杂离子与轻掺杂区掺杂离子类型相同的方式，平衡偏移侧墙下方的半导体衬底内掺杂离子含量过低带来的问题，减小半导体衬底内的结电阻，提高半导体器件的相应速率，优化半导体器件的电学性能。
再次，本实施例中，在主侧墙两侧的半导体衬底内形成应力层，所述应力层对沟道区施加应力作用，从而提高沟道区载流子迁移率，增加半导体器件的运行速率，进一步优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有栅极结构；
在所述栅极结构两侧的半导体衬底表面形成偏移侧墙；
对所述偏移侧墙进行第一掺杂和第二掺杂，且第一掺杂捕获偏移侧墙中的缺陷，第二掺杂提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量；
以所述偏移侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成轻掺杂区，且所述轻掺杂区的掺杂离子类型与第二掺杂的掺杂离子类型相同；
在所述偏移侧墙的侧壁形成主侧墙；
以所述主侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成重掺杂区，所述重掺杂区的掺杂离子与轻掺杂区的掺杂离子类型相同。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掺杂为至少对偏移侧墙靠近半导体衬底表面的区域进行的掺杂。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂为碳掺杂，所述第二掺杂为硼掺杂。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述碳掺杂和硼掺杂为原位掺杂。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述偏移侧墙的形成步骤包括：形成覆盖栅极结构和半导体衬底的偏移侧墙层，且所述偏移侧墙层的形成工艺包括碳源和硼源；回刻蚀所述偏移侧墙层，在所述栅极结构两侧的半导体衬底表面形成偏移侧墙。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述偏移侧墙的材料中碳原子浓度为2E20atom/cm3至1E22atom/cm3，硼原子浓度为1E19atom/cm3至1E22atom/cm3。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述偏移侧墙层的厚度为10埃至150埃。
8.根据权利要求5所述的半导体器件的形成方法，其特征在于，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述偏移侧墙层。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述化学气相沉积工艺的工艺参数为：反应气体包括硅源气体、氨源气体、碳源气体和硼源气体，硅源气体为SiH4或SiH2Cl2，氨源气体为NH3，碳源气体为C2H4、C2H6或C3H8，硼源气体为B2H6，其中，硅源气体流量为100sccm至5000sccm，氨源气体流量为200sccm至50000sccm，碳源气体流量为100sccm至50000sccm，硼源气体流量为100sccm至50000sccm，反应腔室温度为400度至650度，腔室压强为0.1托至2托。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述回刻蚀为各向异性刻蚀。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀工艺的工艺参数为：刻蚀气体包括CHF3、O2和Ar，CHF3流量为10sccm至100sccm，O2的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，反应腔室压强为0毫托至5毫托，源功率为200瓦至1000瓦，偏置电压为200V至1000V。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用离子注入工艺形成所述轻掺杂区。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述离子注入工艺的工艺参数为：注入离子为B或BF2，注入能量为1kev至10kev，注入剂量为5E13atom/cm2至5E15atom/cm2。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述轻掺杂区之前或之后，在半导体衬底内形成口袋区，且所述口袋区的掺杂离子类型与轻掺杂区的掺杂离子类型相反。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述轻掺杂区之后，对所述半导体衬底进行退火处理。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数为：退火温度为800度至1050度，退火时长为0.2毫秒至10秒。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述偏移侧墙的侧壁形成主侧墙之后，还包括步骤：在主侧墙两侧的半导体衬底内形成凹槽；采用选择性外延工艺形成填充满所述凹槽的应力层。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述应力层的材料为SiGe或SiGeB。
19.根据权利要求18所述的半导体器件的形成方法，其特征在于，所述应力层的材料为SiGeB时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
20.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成的半导体器件为PMOS晶体管或CMOS晶体管。
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