CN202487541U - 一种半导体结构 - Google Patents

一种半导体结构 Download PDF

Info

Publication number
CN202487541U
CN202487541U CN201190000068.XU CN201190000068U CN202487541U CN 202487541 U CN202487541 U CN 202487541U CN 201190000068 U CN201190000068 U CN 201190000068U CN 202487541 U CN202487541 U CN 202487541U
Authority
CN
China
Prior art keywords
source
drain
thickness
region
drain extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201190000068.XU
Other languages
English (en)
Inventor
尹海洲
罗军
骆志炯
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201190000068.XU priority Critical patent/CN202487541U/zh
Application granted granted Critical
Publication of CN202487541U publication Critical patent/CN202487541U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构，该半导体结构包括衬底、源/漏区、源/漏延伸区和栅极，其中：所述源/漏区和所述源/漏延伸区形成于所述衬底之中，所述源/漏延伸区的厚度小于所述源/漏区的厚度，其中在所述源/漏区以及至少部分所述源/漏延伸区的上表面存在接触层，所述接触层为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合且所述接触层的厚度小于6nm。利于降低接触电阻，还可以使该半导体结构在后续的高温工艺中保持良好的性能。

Description

一种半导体结构
本申请要求了2010年12月3日提交的、申请号为201010572616.8、发明名称为“一种半导体结构及其制造方法”的中国专利申请的优选权，其全部内容通过引用结合在本申请中。 
技术领域
本实用新型涉及半导体制造技术，尤其涉及一种半导体结构。 
背景技术
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)是一种可以广泛应用在数字电路和模拟电路中的晶体管。 
图8为常规金属氧化物半导体场效应晶体管器件的剖面示意图，如图8所示，该MOSFET包括：衬底100、源/漏区110、源/漏延伸区111、伪栅堆叠以及侧墙240。其中，所述伪栅堆叠形成于所述衬底100之上，包括栅介质层210、伪栅极220以及覆盖层230；所述源/漏区110形成于所述衬底100之中，位于所述伪栅堆叠两侧；所述源/漏延伸区111从所述源/漏区110延伸至所述伪栅堆叠以下，其厚度小于所述源/漏区110；所述侧墙240位于所述伪栅堆叠的侧壁上，覆盖所述源/漏延伸区111；在所述源/漏区110上存在接触层112(利于减小接触电阻)，对于含硅衬底来说是形成金属硅化物层。在下文中以含硅衬底为例进行描述，将接触层称为金属硅化物层。 
上述方法虽然可以降低源/漏区与金属硅化物层之间的接触电阻，但该方法只是限定于在源/漏区上形成金属硅化物层，而没有在位于侧墙 之下的源/漏延伸区上形成金属硅化物层，无法进一步降低源/漏延伸区与金属硅化物层之间的接触电阻，提高该MOSFET的性能；此外，在替代栅工艺中，需要在形成金属硅化物层112以及覆盖源/漏区110的层间介质层之后除去伪栅堆叠，然后形成由高K介质材料构成的MOSFET的栅介质层，从而有效地减小栅极漏电流。但在最初形成高K栅介质层时，高K栅介质层的分子结构可能会稍有缺陷。为了修复该缺陷，需要在较高的温度(600℃-800℃)下对其进行退火。但是，MOSFET中金属硅化物层中使用的金属或合金不能承受对高K介质层进行退火所需的高温，在高温下其结构会发生变化，从而导致金属硅化物电阻率的增加，进而降低晶体管的性能。 
因此，如何既可以有效地降低半导体结构中的接触电阻，又可以使半导体结构在后续的高温工艺中维持良好的性能，是一个亟待解决的问题。 
实用新型内容
本实用新型的目的是提供一种半导体结构及其制造方法，既可以减小接触电阻，又可以在高温工艺中保持半导体结构的性能。 
根据本实用新型的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤： 
提供一个衬底，在所述衬底上形成伪栅堆叠、在所述伪栅堆叠侧壁形成侧墙、在所述伪栅堆叠两侧形成源/漏区以及源/漏延伸区； 
去除至少部分所述侧墙，以暴露至少部分所述源/漏延伸区； 
在所述源/漏区以及暴露的所述源/漏延伸区上形成接触层，所述接触层为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合且所述接触层的厚度小于10nm。 
本实用新型另一方面还提出一种半导体结构，包括衬底、源/漏区、源/漏延伸区和栅极，其中： 
所述源/漏区和所述源/漏延伸区形成于所述衬底之中，所述源/漏延伸区的厚度小于所述源/漏区的厚度； 
在所述源/漏区、以及至少部分所述源/漏延伸区的上表面存在接触层，所述接触层(112)为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合且所述接触层(112)的厚度小于10nm。 
与现有技术相比，本实用新型具有以下优点： 
采用本实用新型提供的技术方案，不但在源/漏区上形成接触层，还在部分甚至是全部源/漏延伸区上形成接触层，且使所述接触层为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合以及所述接触层的厚度小于10nm，可使所述接触层在后续去除伪栅堆叠并形成栅堆叠时的退火温度(如700℃-800℃)下仍具有热稳定性，可在高达850℃时仍可保持较低的电阻，既降低了接触电阻，又利于减少半导体结构性能的下降；此外，由于在源/漏延伸区上形成的接触层的厚度非常薄，且在去除部分侧墙时，所述接触层与所述源/漏延伸区和衬底之间的PN结(junction)还可存在一定的距离，从而不易加重短沟道效应，也利于抑制较大漏电流的产生。 
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显： 
图1为根据本实用新型的半导体结构制造方法的流程图； 
图2至图5为根据本实用新型的一个优选实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图。 
图6为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻率； 
图7为沉积不同厚度和成分的NiPt层所形成的镍铂-硅化物在不同温度下的电阻率；以及 
图8为常规金属氧化物半导体场效应晶体管器件的剖面示意图。 
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示 出。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。 
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。 
下面，将结合图2至图5对图1中形成半导体结构的方法进行具体地描述。 
参考图1和图2，在步骤S 101中，提供衬底100，在所述衬底100上形成伪栅堆叠、在所述伪栅堆叠侧壁形成侧墙240、在所述伪栅堆叠两侧形成源/漏区110以及源/漏延伸区111，其中所述伪栅堆叠包括栅介质层210、伪栅极220和覆盖层230。 
在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。 
特别地，可以在衬底100中形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的场效应晶体管器件。 
在形成伪栅堆叠时，首先在衬底100上形成栅介质层210，在本实施例中，所述栅介质层210可以为氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、 HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2-10nm；而后，在所述栅介质层210上通过沉积例如多晶硅、多晶SiGe、非晶硅，和/或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅，甚至金属形成伪栅极220，其厚度可以为10-80nm；最后，在伪栅极220上形成覆盖层230，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成，用以保护伪栅极220的顶部区域，防止伪栅极220的顶部区域在后续形成金属硅化物层的工艺中与沉积的金属层发生反应。在另一个实施例中，伪栅堆叠也可以没有栅介质层210，而是在后续的替代栅工艺中除去伪栅堆叠后形成栅介质层。 
在形成伪栅堆叠之后，首先通过低能注入的方式在衬底100中形成较浅的源/漏延伸区111。可以向衬底100中注入P型或N型掺杂物或杂质，例如，对于PMOS来说，源/漏延伸区111可以是P型掺杂的SiGe；对于NMOS来说，源/漏延伸区111可以是N型掺杂的Si。然后对所述半导体结构进行退火，以激活源/漏延伸区111中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。由于源/漏延伸区111的厚度较浅，可以有效地抑制短沟道效应。可选地，源/漏延伸区111也可以后于源/漏区110形成。 
接着，在所述伪栅堆叠的侧壁上形成侧墙240，用于将栅极隔开。侧墙240可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙240可以具有多层结构。侧墙240可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。 
随后，以所述侧墙240为掩膜，向衬底100中注入P型或N型掺杂物或杂质，进而在所述伪栅堆叠两侧形成源/漏区110，例如，对于PMOS来说，源/漏区110可以是P型掺杂的SiGe；对于NMOS来说，源/漏区110可以是N型掺杂的Si。形成源/漏区110所注入的能量要大于形成源/漏延伸区111所注入的能量，从而形成的所述源/漏区110的厚度大于所述源/漏延伸区111的厚度，并与所述源/漏延伸区111呈梯状轮廓。然后对所述半导体结构进行退火，以激活源/漏区110中的掺杂，退火可以采 用包括快速退火、尖峰退火等其他合适的方法形成。 
参考图1和图3，在步骤S102中，去除至少部分侧墙240，以暴露至少部分所述源/漏延伸区111。具体地，可以采用包括湿法刻蚀和/或干法刻蚀的工艺去除部分或者全部侧墙240，暴露在所述侧墙240下的部分或者全部源/漏延伸区111。其中，湿法刻蚀工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六氟化硫(SF6)、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦、甲烷(及氯代甲烷)、乙炔、乙烯等碳的氢化物及其组合，和/或其他合适的材料。 
如果伪栅极220的材料采用Si或者金属，为了防止在后续工艺中，难以分离用以形成金属硅化物层的金属与作为伪栅极的金属而影响伪栅堆叠的尺寸，进而影响到执行替代栅工艺后所形成的栅堆叠结构的尺寸，则不宜将侧墙240全部去除；如果伪栅极220采用不会与沉积金属层发生反应的材料，则可以全部将侧墙240去除，最大限度地增大源/漏延伸区111与沉积金属产生反应的区域，从而降低源/漏延伸区与金属硅化物层之间的接触电阻。 
参考图1和图4，在步骤S103中，在所述源/漏区110、以及在去除至少部分侧墙240后所暴露的源/漏延伸区111上表面形成一层薄的金属硅化物层112。具体地，沉积一层薄的金属层250以均匀覆盖所述衬底100、伪栅堆叠，退火后在所述源/漏区110以及所述源/漏延伸区111的暴露区域的上表面形成一层薄的金属硅化物层112。通过选择沉积的金属层250的厚度和材料，可以使得所形成的所述金属硅化物层112在较高温度(如850)下，仍具有热稳定性，能保持较低的电阻率，利于减少在后续的半导体结构制造过程中高温退火所导致的金属硅化物层112电阻率的变大。其中，所述金属层250的材料包括Co、Ni、NiPt中的一种或者任意组合。 
如果所述金属层250的材料为Co，则由Co所形成的金属层250的厚度小于5nm。 
如果所述金属层250的材料为Ni，则由Ni所形成的金属层250的厚度小于4nm，优选为2-3nm之间，参考图6。图6为沉积不同厚度的 Ni层所形成的镍-硅化物在不同温度下的电阻，其横坐标表示执行快速热处理工艺(rapid thermal processing，PRT)的温度，纵坐标表示镍-硅化物的电阻，不同的曲线表示形成镍-硅化物时所沉积的不同厚度的Ni层。从图6可以看出，当快速热处理工艺的温度达到700℃以上时，沉积金属Ni层的厚度为2-3nm所形成的镍-硅化物的电阻相对较低。当所述金属层250的材料为Ni时，形成所述金属硅化物层112的厚度大概是所述金属层250的2倍，例如，当沉积Ni层的厚度为4nm时，形成的NiSi的厚度大概为8nm。 
如果所述金属层250的材料为NiPt，则由NiPt所形成的金属层250的厚度小于3nm，且NiPt中Pt的含量小于5％，参考图7。图7为沉积不同厚度的NiPt层所形成的镍铂-硅化物在不同温度下的电阻，图7由上、中、下三个图构成，其横坐标都表示执行快速热处理工艺的温度，纵坐标表示镍铂-硅化物的电阻，上图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为86％、Pt的含量为14％的时候，不同厚度的NiPt层；中图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为92％、Pt的含量为8％的时候，不同厚度的NiPt层；下图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为96％、Pt的含量为4％的时候，不同厚度的NiPt层。从图7中可以看出，当快速热处理工艺的温度达到700℃以上时，沉积的NiPt层中Pt含量为4％、且NiPt层厚度为2nm的情况下，所形成的镍铂-硅化物的电阻率相对较低，即热稳定性较好。因此，如果所述金属层250的材料选用NiPt时，则由NiPt所形成的金属层250的厚度小于3nm，优选地，NiPt中Pt的含量小于5％。 
沉积金属层250后，对该半导体结构进行退火，退火后在源/漏区110、以及所述源/漏延伸区111的暴露区域的上表面形成金属硅化物层112，所述金属硅化物层112包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，其厚度小于10nm。最后通过选择性刻蚀的方式去除未参加反应形成金属硅化物层112的残留的金属层250。 
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。例如，在该半导体结构的衬底上沉积层间介质层；然后进行替代栅工艺， 并对高K栅介质层进行退火；以及刻蚀层间介质层以形成接触孔，并在接触孔中填充接触金属以形成接触塞。由于上述常规制造工艺为本领域人员所公知，所以在此不再赘述。 
在上述步骤完成后，在所述半导体结构中，不但在源/漏区110上，还在源/漏延伸区111上形成了金属硅化物层112，降低了接触电阻，从而提高了该半导体结构的性能。所述金属硅化物层112还具有热稳定性，在高达850℃时仍可保持较低的电阻，所以即使后续工艺中存在高温处理，比如替代栅工艺中对高K栅介质层进行高温退火，所述金属硅化物层112的电阻也不会升高，从而利于减小半导体结构性能的下降。此外，由于所述金属硅化物层112的厚度小于10nm，与所述源/漏延伸区和衬底之间的结合面还可存在一定的距离，从而不易加重短沟道效应，也利于抑制了较大结漏电流的产生。为了更清楚地理解根据上述半导体结构的制造方法所形成的半导体结构，下面根据图5对所述半导体结构进行说明。 
参考图5，图5为完成图1中所示的步骤后最终形成的半导体结构的剖面图。在本实施例中，所述半导体结构包括：衬底100、源/漏区110以及源/漏延伸区111。其中，所述源/漏区110和所述源/漏延伸区111均形成于所述衬底100之中；所述源/漏延伸区111的厚度小于所述源/漏区110，与所述源/漏区110呈梯状轮廓；由于所述源/漏延伸区111的厚度较薄，所以可以有效地减小短沟道效应。 
在所述源/漏区110以及至少部分所述源/漏延伸区111的上表面存在金属硅化物层112，降低了接触电阻，从而提高该半导体结构的性能。所述金属硅化物层112包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，其厚度小于10nm。由于所述金属硅化物层112具有热稳定性，在高达850℃时仍可保持较低的电阻，所以即使后续工艺中存在高温处理，比如替代栅工艺中对高K栅介质层进行高温退火，所述金属硅化物层112的电阻也不会升高，从而利于减少半导体结构性能的下降。此外，由于所述金属硅化物层112的厚度较薄，且与所述源/漏延伸区和衬底之间的结合面还可存在一定的距离，从而不易加重短沟道效应，也利于抑制较 大结漏电流的产生。 
优选地，所述伪栅极220可以采用与沉积金属层250不发生反应的材料来生成，所述材料包括但不限于氧化物、氮化物及其任意组合，在这种情况下，伪栅极220无需特别保护，所以可以去除全部侧墙240以最大限度地暴露源/漏延伸区111，增加了源/漏延伸区111与金属层250发生反应的区域，从而降低了源/漏延伸区与金属硅化物层之间的接触电阻，提高了该半导体结构的性能。 
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。 
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。 
此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (1)

1.一种半导体结构，该半导体结构包括衬底(100)、源/漏区(110)、源/漏延伸区(111)和栅极，其中：
所述源/漏区(110)和所述源/漏延伸区(111)形成于所述衬底(100)之中，所述源/漏延伸区(111)的厚度小于所述源/漏区(110)的厚度，其特征在于：
在所述源/漏区(110)以及至少部分所述源/漏延伸区(111)的上表面存在接触层(112)，所述接触层(112)为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合且所述接触层(112)的厚度小于6nm。 
CN201190000068.XU 2010-12-03 2011-04-18 一种半导体结构 Expired - Lifetime CN202487541U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201190000068.XU CN202487541U (zh) 2010-12-03 2011-04-18 一种半导体结构

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201010572616.8 2010-12-03
CN2010105726168A CN102487015A (zh) 2010-12-03 2010-12-03 一种半导体结构及其制造方法
CN201190000068.XU CN202487541U (zh) 2010-12-03 2011-04-18 一种半导体结构
PCT/CN2011/072917 WO2012071843A1 (zh) 2010-12-03 2011-04-18 一种半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN202487541U true CN202487541U (zh) 2012-10-10

Family

ID=46152491

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2010105726168A Pending CN102487015A (zh) 2010-12-03 2010-12-03 一种半导体结构及其制造方法
CN201190000068.XU Expired - Lifetime CN202487541U (zh) 2010-12-03 2011-04-18 一种半导体结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2010105726168A Pending CN102487015A (zh) 2010-12-03 2010-12-03 一种半导体结构及其制造方法

Country Status (3)

Country Link
US (1) US8822334B2 (zh)
CN (2) CN102487015A (zh)
WO (1) WO2012071843A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
US8822283B2 (en) 2011-09-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned insulated film for high-k metal gate device
US9524962B2 (en) * 2013-12-20 2016-12-20 Globalfoundries Inc. Semiconductor device comprising an e-fuse and a FET
US9515155B2 (en) 2013-12-20 2016-12-06 Globalfoundries Inc. E-fuse design for high-K metal-gate technology
US9496394B2 (en) 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
US9466685B2 (en) 2015-02-23 2016-10-11 Globalfoundries Inc. Semiconductor structure including at least one electrically conductive pillar, semiconductor structure including a contact contacting an outer layer of an electrically conductive structure and method for the formation thereof
US9478468B1 (en) 2015-07-09 2016-10-25 International Business Machines Corporation Dual metal contact scheme for CMOS devices
US9875332B2 (en) 2015-09-11 2018-01-23 Arm Limited Contact resistance mitigation

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153455A (en) * 1998-10-13 2000-11-28 Advanced Micro Devices Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
US20040188765A1 (en) * 2003-03-28 2004-09-30 International Business Machines Corporation Cmos device integration for low external resistance
KR100546369B1 (ko) * 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
US7029966B2 (en) * 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US7148143B2 (en) * 2004-03-24 2006-12-12 Texas Instruments Incorporated Semiconductor device having a fully silicided gate electrode and method of manufacture therefor
DE102004031743B4 (de) * 2004-06-30 2006-10-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Epitaxieschicht für erhöhte Drain-und Sourcegebiete durch Entfernen von Oberflächendefekten der anfänglichen Kristalloberfläche
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
US7419907B2 (en) * 2005-07-01 2008-09-02 International Business Machines Corporation Eliminating metal-rich silicides using an amorphous Ni alloy silicide structure
US7348248B2 (en) * 2005-07-12 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS transistor with high drive current and low sheet resistance
JP4768399B2 (ja) * 2005-10-31 2011-09-07 株式会社東芝 半導体装置
JP2007165558A (ja) * 2005-12-13 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7545006B2 (en) * 2006-08-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with graded silicide regions
US8008157B2 (en) * 2006-10-27 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device with raised source and drain regions
JP5003515B2 (ja) * 2007-03-20 2012-08-15 ソニー株式会社 半導体装置
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
JP5070969B2 (ja) * 2007-07-20 2012-11-14 ソニー株式会社 半導体装置の製造方法
JP2009152342A (ja) 2007-12-20 2009-07-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
CN102087980A (zh) * 2009-12-04 2011-06-08 中国科学院微电子研究所 高性能半导体器件及其形成方法
US8614493B2 (en) * 2009-12-25 2013-12-24 Sharp Kabushiki Kaisha Photosensor element, photosensor circuit, thin film transistor substrate, display panel, and method for manufacturing photosensor element
CN102110650A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
US8741773B2 (en) * 2010-01-08 2014-06-03 International Business Machines Corporation Nickel-silicide formation with differential Pt composition
KR101576529B1 (ko) * 2010-02-12 2015-12-11 삼성전자주식회사 습식 식각을 이용한 실리콘 파셋트를 갖는 반도체 장치 및 제조방법
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法

Also Published As

Publication number Publication date
CN102487015A (zh) 2012-06-06
WO2012071843A1 (zh) 2012-06-07
US8822334B2 (en) 2014-09-02
US20120217589A1 (en) 2012-08-30

Similar Documents

Publication Publication Date Title
CN202487541U (zh) 一种半导体结构
CN202651088U (zh) 一种半导体结构
US8541280B2 (en) Semiconductor structure and method for manufacturing the same
CN103107091B (zh) 一种半导体结构及其制造方法
US9384986B2 (en) Dual-metal gate CMOS devices and method for manufacturing the same
CN100505168C (zh) 半导体器件中金属硅化物的单向扩散
US20140191301A1 (en) Transistor and fabrication method
CN102110650A (zh) 一种半导体器件及其制造方法
WO2011079596A1 (zh) Mosfet结构及其制作方法
CN104916542A (zh) 半导体器件的结构及其制造方法
CN101123271A (zh) 半导体器件及其制造方法
WO2013067725A1 (zh) 一种半导体结构的制造方法
CN103325684A (zh) 一种半导体结构及其制造方法
CN102832126A (zh) 一种半导体结构及其制造方法
CN103137475A (zh) 一种半导体结构及其制造方法
CN102157379B (zh) 一种半导体器件及其制造方法
CN202601574U (zh) 一种半导体结构
CN202721108U (zh) 一种半导体结构
CN103325826A (zh) 一种半导体结构及其制造方法
US11637018B2 (en) Barrier layer for contact structures of semiconductor devices
CN103632946B (zh) 全硅化物金属栅的形成方法
CN102569087A (zh) Mos晶体管及其制作方法
CN109727914A (zh) 半导体结构及其形成方法
CN102842615A (zh) 一种半导体结构及其制造方法
US20120139014A1 (en) Structure and method for low temperature gate stack for advanced substrates

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20121010

CX01 Expiry of patent term