CN102087980A - 高性能半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000002019 doping agent Substances 0.000 claims abstract description 43
- 238000000137 annealing Methods 0.000 claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005224 laser annealing Methods 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 65
- 150000002500 ions Chemical class 0.000 description 51
- 239000000463 material Substances 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000000203 mixture Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 HfRu Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 241000849798 Nita Species 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 235000003976 Ruta Nutrition 0.000 description 1
- 240000005746 Ruta graveolens Species 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005040 ion trap Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 235000005806 ruta Nutrition 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
一种制造半导体器件的方法，所述方法采用了先对源/漏极区进行热退火再形成离子注入区，例如倒掺杂阱的方式，通过先去除所述伪栅极，暴露所述伪栅极介质层以形成开口；而后从所述开口对衬底进行离子注入以形成离子注入区；再去除所述伪栅极介质层；进行热退火，以激活离子注入区的掺杂；最后在所述开口中沉积新的栅极介质层和金属栅极，其中所形成的新的栅极介质层覆盖所述衬底和侧墙的内壁。通过本发明能够避免将离子注入区的掺杂剂不当地引入源极区和漏极区，进而使离子注入区分布不与源/漏极区的掺杂重叠，避免增加MOSFET器件中的带-带泄漏电流，从而提高器件性能。
Description
技术领域
本发明通常涉及一种半导体器件及其形成方法。更具体而言，涉及一种避免在衬底中的离子注入区，特别是倒掺杂阱区对源漏区域引入不当掺杂的半导体器件及其形成方法。
背景技术
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET(金属氧化物半导体场效应晶体管)器件的性能需要进一步减少MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S等人的文章中：“MOS Scaling：Transistor Challenges for the 21stCentury”，Intel Technology Journal Q3`98 1-19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能的下降。
因此，为了改进高性能半导体器件的制造，需要一种半导体器件及其形成方法以避免在衬底中形成离子注入区时，特别是在形成倒掺杂阱区时对源漏区域引入不当掺杂。
发明内容
为了解决上述技术问题，本发明提出了一种制造半导体器件的方法，所述方法包括：a)提供一个衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；c)去除所述伪栅极，暴露所述伪栅极介质层以形成开口；d)从所述开口对衬底进行离子注入，以形成离子注入区；e)去除所述伪栅极介质层；f)进行热退火，以激活所述离子注入区的掺杂；g)在所述开口中沉积栅极介质层和金属栅极，其中所述栅极介质层覆盖所述侧墙的内壁。特别地，所述步骤d用来形成倒掺杂阱。
此外，也可以通过如下替代方式来制造半导体器件：一种制造半导体器件的方法，所述方法包括：a)提供一个衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；c)去除所述伪栅极和所述伪栅极介质层，暴露所述衬底以形成开口；d)从所述开口对衬底进行离子注入，以形成离子注入区；e)进行热退火，以激活所述离子注入区的掺杂；f)在所述开口中沉积栅极介质层和金属栅极，其中所述栅极介质层覆盖所述侧墙的内壁。特别地，所述步骤d用来形成倒掺杂阱。
根据本发明的另一个方面还提供一种半导体器件，包括：衬底、在衬底上形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括覆盖侧墙的内壁的栅极介质层和在所述栅极介质层上的金属栅极，所述半导体器件还包括在栅堆叠下方的衬底中的离子注入区。所述离子注入区用来形成倒掺杂阱。
本发明利用去除伪栅极形成的开口进行离子注入从而形成离子注入区的方式，使得离子注入区形成在伪栅极正下方的衬底中，并使得离子注入区分布不与源/漏极区的掺杂重叠。特别是当所述形成离子注入区的步骤用来形成倒掺杂阱时，本发明可以减少因引入倒掺杂阱对MOSFET器件中带-带泄漏电流和源漏结电容的增加，提高器件的性能。
附图说明
图1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图；
图2-10示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；
图11-12示出了根据本发明的第二实施例的半导体器件各个制造阶段的示意图；
图13示出了根据本发明的第二实施例的半导体器件的制造方法的流程图。
具体实施方式
本发明通常涉及一种半导体器件的制造方法，尤其涉及一种避免倒掺杂阱区对源漏区域引入不当掺杂的半导体器件及其形成方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
第一实施例
根据本发明的第一实施例，参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供一个半导体衬底202，参考图2。在本实施例中，衬底202包括位于晶体结构中的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
在步骤102，在衬底202上形成源极区204、漏极区206、设置在所述衬底上位于所述源极区204和所述漏极区206之间的栅堆叠30，在所述栅堆叠30的侧壁形成的侧墙214。所述栅堆叠30包括伪栅极介质层212和伪栅极208。
伪栅极介质层212可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅。伪栅极208为牺牲层。伪栅极208可以例如为多晶硅。在一个实施例中，伪栅极208包括非晶硅。伪栅极介质层212和伪栅极208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。
源/漏极区204、206可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底202中而形成。源/漏极区204、206可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。源极和漏极204、206可以后于伪栅极介质层212形成，利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204、206中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。
覆盖所述栅堆叠30形成侧墙214。侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙214可以具有多层结构。侧墙214可以通过包括沉积合适的电介质材料的方法形成。侧墙214有一段覆盖在栅堆叠30上，这结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中，侧墙214也可以没有覆盖在栅堆叠30上。
特别地，还可以在所述衬底上沉积形成内层介电层(ILD)216，可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述内层介电层216可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。内层介电层216可以具有多层结构。在一个实施例中，内层介电层216的厚度范围为大约30到90纳米。
而后，对所述层间介质层216和所述侧墙214平坦化处理以暴露所述伪栅极208的上表面。例如可以通过化学机械抛光(CMP)方法来去除所述层间介质层216，直至暴露所述侧墙214的上表面，如图3所示。而后再对所述侧墙214进行化学机械抛光或反应离子刻蚀，从而去除所述侧墙214的上表面，从而暴露所述伪栅极208，如图4所示。
而后方法进行到步骤103，在该步骤中伪栅极208被移除，暴露所述伪栅极介质层212以形成开口220。如图5所示。例如，选择性地蚀刻多晶硅并停止在伪栅极介质层212上来除去伪栅极208并形成开口220。伪栅极208可以使用湿蚀刻和/或干蚀刻除去。在一个实施例中，湿蚀刻工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适蚀刻剂溶液。
然后步骤进行到104，在该步骤中从所述开口220对衬底进行离子注入，以形成倒离子注入区。优选地，所述离子注入为基本垂直的离子注入。所述形成所述离子注入区222可以用来形成倒掺杂阱。参考图6。对于N型半导体器件，使用III族元素进行离子注入，例如硼、二氟化硼和铟；对于P型半导体器件，使用V族元素进行离子注入，砷和磷。可以采用的离子注入能量的范围大约为3-40keV，剂量大约为1e13-1e14，。当离子注入用来形成倒掺杂阱区时，注入的深度范围大约为10-35nm。所述倒掺杂离子注入区阱222形成在所述开口220正下方的衬底中。由于在开口中采用基本垂直离子注入方式，因此所形成的离子注入区或倒掺杂阱不与所述源极区和漏极区重叠。
在步骤105，如图7所示，去除所述伪栅极介质层212，例如可以使用湿蚀刻和/或干蚀刻除去。在一个实施例中，湿蚀刻工艺包括氢氟酸(HF)或者其他合适蚀刻剂溶液。由于在离子注入过程中中，栅极介质层的性能可能劣化。因此，需要去除所述伪栅极介质层212，在后面再形成新的栅极介质层。在本实施例中，伪栅极介质层212在离子注入后去除。在其它的实施例中，伪栅极介质层212可以在下一步器件热退火后再去除。
随后，在步骤106，对器件进行热退火，以激活离子注入区222中的掺杂(杂质)。例如可以采用激光退火或者闪光退火，在其他的实施例中可以采用其他的热退火工艺。在这一步骤，还需要考虑对源/漏区及源/漏扩展区掺杂(杂质)的激活需要和扩散影响。如果源/漏区及源/漏扩展区掺杂已被热退火激活，在本步骤采用的热退火需要瞬间退火，以减少源/漏区及源/漏扩展区掺杂扩散。根据本发明的实施例，通常采用瞬间退火工艺对器件进行热退火，例如在大约1300℃以上的温度进行微妙级激光退火。
在步骤107，在所述开口220中形成新的栅极介质层224和金属栅极226，所述栅极介质层224覆盖所述衬底202和侧墙214的内壁。
如图8所示，在所述介质层216的表面以及所述开口中沉积栅极介质层224，栅极介质层224为高介电常数(高k)材料。在一个实施例中，高k材料包括二氧化铪(HfO2)。其他例子的高k材料包括HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其组合，以及/或者其他合适的材料。栅极介质层224可以包括大约12埃到35埃范围之间的厚度。栅极介质层212可以通过例如化学气相沉积(CVD)或者原子层沉积(ALD)的工艺来形成。栅极介质层224还可以具有多层结构，包括具有上述材料的一个以上的层。
优选地，在形成栅极介质层212之后可以在其上沉积功函数金属栅层。功函数金属栅层可以包括在大约10埃到大约100埃范围之间的厚度。用于功函数金属栅层的材料可以包括TiN、TiAlN、TaN以及TaAlN。
在其它的实施例中，在新的栅极介质层224形成后，可以增加一步热退火处理，以提高栅极介质层224质量，热退火的温度范围为600至800度。
之后在所述栅极介质层224之上形成金属栅极226，如图9所示。金属栅极材料可以包括一个或多个材料层，例如衬层，向栅极提供合适功函数的材料，栅电极材料和/或其他合适材料。对于N型半导体器件可以从包含下列元素的组中选择一种或多种元素进行沉积：TiN、TiAlN、TaAlN、TaN、TaSiN、HfSiN、MoSiN、RuTax、NiTax及这些材料的组合；对于P型半导体器件可以从包含下列元素的组中选择一种或多种元素进行沉积：TiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx及这些材料的组合。
最后执行化学机械抛光(CMP)工艺，以形成金属栅极226，如图10所示。所示器件具有在所述开口正下方的衬底中的离子注入区222的半导体器件。
第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此再次不再赘述。在根据本发明的第二实施例中，
如图13所示，在所述步骤203中，可以将伪栅极介质层212与伪栅极208一并去除，从而暴露所述衬底202，以形成开口220，如图11所示。可以使用湿蚀刻和/或干蚀刻除去所述伪栅极208和伪栅极介质层212。
而后与第一实施例的步骤相同，在步骤204对所述器件进行离子注入，以形成离子注入区222。优选地，所述离子注入为基本垂直的离子注入。所述形成所述离子注入区222可以用来形成倒掺杂阱。参考图12。对于N型半导体器件，使用III族元素进行离子注入，例如硼、二氟化硼和铟；对于P型半导体器件，使用V族元素进行离子注入，砷和磷。可以采用的离子注入能量的范围大约为3-40keV，剂量大约为1e13-1e14。当离子注入用来形成倒掺杂阱区时，注入的深度范围大约为10-35nm。所述离子注入区222形成在所述开口220正下方的衬底中，由于在开口中采用基本垂直离子注入方式，因此所形成的倒掺杂阱不与所述源极区和漏极区重叠。
由于伪栅极介质层212已经在步骤203中被去除，因此，直接进入步骤206，对器件进行热退火，以激活倒掺杂阱222中的杂质。例如可以采用激光退火或者闪光退火，在其他的实施例中可以采用其他的热退火工艺。在这一步骤，还需要考虑对源/漏区及源/漏扩展区掺杂的激活需要和扩散影响。如果源/漏区及源/漏扩展区掺杂已被退火激活，在本步骤采用的热退火需要瞬间退火，以减少源/漏区及源/漏扩展区掺杂扩散。根据本发明的实施例，通常采用瞬间退火工艺对器件进行热退火，例如在大约1300℃以上的温度进行微妙级激光退火。
随后在开口220中形成新的栅极介质层224和金属栅极226，所述栅极介质层224覆盖所述衬底202和侧墙214的内壁。从而与第一实施例相同地，获得了具有在所述开口正下方的衬底中的离子注入区222的半导体器件。
上面已经根据本发明的第一和第二实施例描述了避免在衬底中形成离子注入区，例如倒掺杂阱区时对源/漏区域引入不当掺杂的半导体器件的形成方法的实施方式。
本发明的实施例利用去除伪栅极形成的开口进行离子注入，使得离子注入区倒掺杂阱形成在伪栅极正下方的衬底中，并使得倒掺杂阱离子注入区的分布不与源/漏极区的掺杂重叠。本领域的技术人员应该知道，说明书中提到的离子注入区的形成为普遍的离子注入技术，不仅限于倒掺杂阱的形成，可延伸为一普遍性离子注入技术：利用栅极形成的开口进行离子注入，在栅极正下方的衬底中形成离子注入区，同时避免了对源/漏区域进行离子注入。任何可离子注入的元素因具体应用都可以采用此技术。
此外，在现有技术中利用倒掺杂阱来改善短通道效应的方案是基于在沟道中形成陡峭的倒掺杂阱以减小栅极下耗尽层的厚度，进而减少短通道效应。这通常要求倒掺杂阱要有很陡峭的分布以达到好的效果。但是由于源极区和漏极区热退火的热预算太大，这种热退火形成原子扩散所需的温度和时间大于沟道区内的掺杂退火需要。因此不利地导致沟道区内的掺杂原子扩散过大，从而破坏了陡峭的掺杂分布。因为本发明流程可以选择先进行源/漏区热退火、然后形成沟道中倒掺杂阱、再进行倒掺杂阱热退火的方式，这样就避免了源/漏区热退火对倒掺杂阱的影响，可以有利地避免破坏陡峭的掺杂阱的分布。
此外，由于在衬底中形成倒掺杂阱的离子注入通常在栅极介质形成后进行，离子注入可能使栅极介质劣化，也会不利地降低器件的性能。而本发明采用先进行倒掺杂阱离子注入，再形成栅极介质和金属栅极的方式，可以避免上述栅极介质劣化的问题。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (36)
1.一种制造半导体器件的方法，所述方法包括：
a)提供一个衬底；
b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；
c)去除所述伪栅极，暴露所述伪栅极介质层以形成开口；
d)从所述开口对衬底进行离子注入，以形成离子注入区；
e)去除所述伪栅极介质层；
f)进行热退火，以激活所述离子注入区的掺杂；以及
g)在所述开口中沉积栅极介质层和金属栅极，所述栅极介质层覆盖所述侧墙的内壁。
2.根据权利要求1所述的方法，其中所述步骤e在步骤f之后执行。
3.根据权利要求1或2所述的方法，其中在所述步骤d之前，进行热退火以激活所述源极区和所述漏极区的掺杂。
4.根据权利要求1-3中任意一项所述的方法，其中所述步骤d用来形成倒掺杂阱。
5.根据权利要求4中所述的方法，其中，所述形成倒掺杂阱区的步骤包括：对于N型半导体器件，使用III族元素进行离子注入。
6.根据权利要求5所述的方法，其中，所述III族元素包括硼、二氟化硼和铟，离子注入能量为3-40keV，剂量为1e13-1e14。
7.根据权利要求4中所述的方法，其中，所述形成倒掺杂阱区的步骤包括：对于P型半导体器件，使用V族元素进行离子注入。
8.根据权利要求7所述的方法，其中，所述V族元素包括磷和砷，离子注入能量为3-40keV，剂量为1e13-1e14。
9.根据权利要求4中所述的方法，其中所述离子注入的深度范围为10-35nm。
10.根据权利要求4中所述的方法，其中激活倒掺杂阱的掺杂所使用的热退火为激光退火或闪光退火。
11.根据权利要求1-4中任意一项所述的方法，其中从所述开口对衬底进行离子注入的步骤为进行基本垂直的离子注入。
12.根据权利要求4所述的方法，所述倒掺杂阱形成在所述开口正下方的衬底中。
13.根据权利要求12所述的方法，其中所述倒掺杂阱不与所述源极区和漏极区重叠。
14.一种制造半导体器件的方法，所述方法包括：
a)提供一个衬底；
b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；
c)去除所述伪栅极和所述伪栅极介质层，暴露所述衬底以形成开口；
d)从所述开口对衬底进行离子注入，以形成离子注入区；
e)进行热退火，以激活所述离子注入区的掺杂；以及
f)在所述开口中沉积栅极介质层和金属栅极，所述栅极介质层覆盖所述侧墙的内壁。
15.根据权利要求14所述的方法，其中在所述步骤d前，进行热退火以激活所述源极区和所述漏极区的掺杂。
16.根据权利要求14或15所述的方法，其中所述步骤d用来形成倒掺杂阱。
17.根据权利要求16所述的方法，其中，所述形成倒掺杂阱区的步骤包括：对于N型半导体器件，使用III族元素进行离子注入。
18.根据权利要求17所述的方法，其中，所述III族元素包括硼、二氟化硼和铟，离子注入能量为3-40keV，剂量为1e13-1e14。
19.根据权利要求16所述的方法，其中，所述形成倒掺杂阱区的步骤包括：对于P型半导体器件，使用V族元素进行离子注入。
20.根据权利要求19所述的方法，其中，所述V族元素包括磷和砷，离子注入能量为3-40keV，剂量为1e13-1e14。
21.根据权利要求16所述的方法，其中所述离子注入的深度范围为10-35nm。
22.根据权利要求16所述的方法，其中激活倒掺杂阱的掺杂所使用的热退火为激光退火或闪光退火。
23.根据权利要求14-16中任意一项所述的方法，其中从所述开口对衬底进行离子注入的步骤为进行基本垂直的离子注入。
24.根据权利要求16所述的方法，所述倒掺杂阱形成在所述开口正下方的衬底中。
25.根据权利要求24所述的方法，其中所述倒掺杂阱不与所述源极区和漏极区重叠。
26.一种半导体器件，包括：衬底、在衬底上形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括覆盖所述侧墙内壁的栅极介质层和金属栅极，所述半导体器件还包括在栅堆叠下方的衬底中的离子注入区。
27.根据权利要求26所述的半导体器件，其中所述离子注入区用来形成倒掺杂阱。
28.根据权利要求27所述的半导体器件，其中所述栅极介质层和所述金属栅极是在形成所述倒掺杂阱并对所述倒掺杂阱进行热退火之后形成的。
29.根据权利要求27或28所述的半导体器件，其中对于N型半导体器件，使用III族元素进行离子注入以形成所述倒掺杂阱。
30.根据权利要求29所述的半导体器件，其中所述III族元素包括硼、二氟化硼和铟，离子注入能量为3-40keV，剂量为1e13-1e14。
31.根据权利要求27或28所述的半导体器件，其中对于P型半导体器件，使用V族元素进行离子注入以形成所述倒掺杂阱。
32.根据权利要求31所述的半导体器件，其中，所述V族元素包括磷和砷，离子注入能量为3-40keV，剂量为1e13-1e14。
33.根据权利要求27或28所述的半导体器件，所述倒掺杂阱的深度范围为10-35nm。
34.根据权利要求27或28所述的半导体器件，其中所述热退火为激光退火或闪光退火。
35.根据权利要求26-28中任意一项中所述的半导体器件，其中所述离子注入区为通过垂直离子注入形成的。
36.根据权利要求35所述的半导体器件，其中所述离子注入区不与所述源极区和漏极区重叠。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102420980A CN102087980A (zh) | 2009-12-04 | 2009-12-04 | 高性能半导体器件及其形成方法 |
| US12/995,030 US20120112249A1 (en) | 2009-12-04 | 2010-06-25 | High performance semiconductor device and method of fabricating the same |
| PCT/CN2010/074469 WO2011066747A1 (zh) | 2009-12-04 | 2010-06-25 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102420980A CN102087980A (zh) | 2009-12-04 | 2009-12-04 | 高性能半导体器件及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102087980A true CN102087980A (zh) | 2011-06-08 |
Family
ID=44099705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102420980A Pending CN102087980A (zh) | 2009-12-04 | 2009-12-04 | 高性能半导体器件及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20120112249A1 (zh) |
| CN (1) | CN102087980A (zh) |
| WO (1) | WO2011066747A1 (zh) |
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| CN102842503B (zh) * | 2011-06-20 | 2015-04-01 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| CN103187259A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(北京)有限公司 | 一种互补结型场效应晶体管c-JFET器件及其后栅极的制造方法 |
| CN103187259B (zh) * | 2011-12-31 | 2016-04-13 | 中芯国际集成电路制造(北京)有限公司 | 一种互补结型场效应晶体管c-JFET器件及其后栅极的制造方法 |
| CN103377895A (zh) * | 2012-04-23 | 2013-10-30 | 中国科学院微电子研究所 | Mosfet制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120112249A1 (en) | 2012-05-10 |
| WO2011066747A1 (zh) | 2011-06-09 |
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