CN103377895A - Mosfet制造方法 - Google Patents
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Abstract
本发明公开了一种MOSFET制造方法，包括：在衬底上形成牺牲栅极堆叠；以牺牲栅极堆叠为掩膜，对衬底离子注入形成源漏区；在衬底以及牺牲栅极堆叠上沉积层间介质层；移除牺牲栅极堆叠，在层间介质层中形成栅极沟槽；在栅极沟槽内侧壁上形成内栅极间隔壁；在栅极沟槽中形成栅极绝缘层和栅极导电层。依照本发明的MOSFET制造方法，通过在移除牺牲栅极之后形成内侧间隔壁，有效提高了高k材料和金属栅极填充率，避免了栅极间隔壁受损，提高了器件加工精度，并最终改善了器件的性能。
Description
技术领域
本发明涉及一种MOSFET制造方法，特别是涉及一种通过在移除牺牲栅极之后形成内侧间隔壁来提高高k材料和金属栅极填充率的MOSFET制造方法。
背景技术
随着MOSFET特征尺寸持续缩减，二氧化硅等常规低k材料构成的栅极绝缘层已经难以适应于提供良好的栅极绝缘隔离，因此业界开始转向于研究氧化铪等高k材料来制作栅极绝缘层。此外，以栅极长度为代表的特征尺寸缩减到约20nm时，如此精细的栅极线条已经难以用传统的沉积、光刻、刻蚀工艺简单制造。因此发展出了后栅工艺，也即包括：形成牺牲栅极和栅极间隔壁构成的牺牲栅极堆叠，沉积层间介质层，去除牺牲栅极形成栅极沟槽，在栅极沟槽中填充高k材料和金属栅极材料以构成栅极堆叠。通过后栅工艺的多次蚀刻、填充，可以有效控制金属栅极尺寸。
然而，上述后栅工艺仍然存在一些缺点。首先，栅极沟槽尺寸较小，普通的沉积工艺难以使得高k材料和金属栅极材料有效完整填充，也即台阶覆盖性较差，容易存在孔隙，甚至使得器件失效。其次，栅极间隔壁较早成形，在后续的去除牺牲栅极时，各种蚀刻剂容易使得间隔壁减薄或缺损，使得栅极侧向绝缘性能下降，影响MOSFET器件性能。再次，最终结构中，栅极间隔壁的位置在原始栅极版图宽度的外侧(也即在牺牲栅极外侧)，受限于光刻、刻蚀精度，难以进一步提高最终结构中金属栅极的精细度。
总而言之，当前的高k后栅工艺无法有效提高材料的台阶覆盖率、栅极间隔壁容易受损、器件精度难以进一步提高。
发明内容
本发明目的在于克服上述缺陷，进一步提高MOSFET的性能。
为此，本发明提供了一种MOSFET制造方法，包括：在衬底上形成牺牲栅极堆叠；以牺牲栅极堆叠为掩膜，对衬底离子注入形成源漏区；在衬底以及牺牲栅极堆叠上沉积层间介质层；移除牺牲栅极堆叠，在层间介质层中形成栅极沟槽；在栅极沟槽内侧壁上形成内栅极间隔壁；在栅极沟槽中形成栅极绝缘层和栅极导电层。
其中，牺牲栅极堆叠包括层叠的界面层和牺牲栅极层。其中，界面层包括氧化物、氮氧化物及其组合，牺牲栅极层包括多晶硅、非晶硅、微晶硅。
其中，源漏区包括轻掺杂源漏区和重掺杂源漏区。
其中，层间介质层包括氧化物、氮氧化物及其组合。
其中，移除牺牲栅极堆叠的步骤进一步包括，平坦化层间介质层直至暴露牺牲栅极堆叠，刻蚀去除牺牲栅极堆叠。
其中，内栅极间隔壁包括氧化物、氮化物、氮氧化物及其组合。
其中，内栅极间隔壁的厚度为3～20nm。
其中，在栅极沟槽中形成栅极绝缘层和栅极导电层的步骤进一步包括，在栅极沟槽中沉积栅极绝缘层，在栅极绝缘层上沉积栅极导电层，平坦化栅极导电层以及栅极绝缘层直至暴露层间介质层。
其中，栅极绝缘层包括氧化硅、氮化硅、氮氧化硅、高k材料及其组合，栅极导电层包括掺杂多晶硅、金属、金属的合金、金属的氮化物及其组合。
依照本发明的MOSFET制造方法，通过在移除牺牲栅极之后形成内侧间隔壁，有效提高了高k材料和金属栅极填充率，避免了栅极间隔壁受损，提高了器件加工精度，并最终改善了器件的性能。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中；
图1显示了依照本发明方法的工艺步骤剖面图，其中在衬底上沉积界面层和牺牲栅极层；
图2显示了依照本发明方法的工艺步骤剖面图，其中光刻/刻蚀界面层和牺牲栅极层形成牺牲栅极堆叠；
图3显示了依照本发明方法的工艺步骤剖面图，其中与现有技术相此，本发明方法省略了(外)栅极间隔壁形成步骤；
图4显示了依照本发明方法的工艺步骤剖面图，其中对衬底离子注入形成源漏区；
图5显示了依照本发明方法的工艺步骤剖面图，其中在整个器件上沉积层间介质层；
图6显示了依照本发明方法的工艺步骤剖面图，其中移除牺牲栅极堆叠形成栅极沟槽；
图7显示了依照本发明方法的工艺步骤剖面图，其中在栅极沟槽内侧壁上形成内栅极间隔壁；
图8显示了依照本发明方法的工艺步骤剖面图，其中在栅极沟槽中依次沉积栅极绝缘层和栅极导电层；以及
图9显示了依照本发明方法的工艺步骤剖面图，其中化学机械平坦化栅极绝缘层和栅极导电层直至暴露层间介质层。
附图标记
1 衬底
2 STI
3 界面层
4 牺牲栅极层
5 源/漏区
6 层间介质层
7 栅极沟槽
8 内栅极间隔壁
9 栅极绝缘层
10 栅极导电层
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能提高高k材料和金属栅极填充率的MOSFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
首先，参照图1，在衬底上沉积界面层和牺牲栅极层。提供衬底1，例如是由体硅、绝缘体上硅(SOI)、体锗、绝缘体上锗(GeOI)、锗硅(GeSi)、砷化镓(GaAs)、氮化镓(GaN)、锑化铟(InSb)等常用半导体材料构成的晶片，或者是在这些晶片顶部键合、沉积有另外的半导体材料层。从成本控制以及工艺兼容性考虑，衬底1优选为体硅或SOI。衬底1中可以通过刻蚀、填充形成浅沟槽隔离(STI)2，填充STI的材料可以是氧化硅、氮氧化硅及其组合。衬底1通常为低浓度掺杂的第一导电类型，例如n-或p-。为了有效隔离器件、防止寄生效应，可以对衬底1执行阱区离子注入，以形成不同的第二导电类型的阱区(未示出)，例如相应地为p+或n+。以LPCVD、PECVD等常规方法在衬底1上沉积形成界面层3以保护衬底、改善界面缺陷，界面层3A可以是单层也可以是多层。优选地，界面层3包括衬底材料的相应氧化物、氮氧化物及其组合，例如衬底1材料为硅时，界面层3A可以包括氧化硅(SiO2)或SixOyNz，其中x、y、z依照材料绝缘和化学性能需要而合理调整并不限于整数，例如x为1，y+z为1～2。随后在界面层3上以LPCVD、PECVD等常规方法沉积牺牲栅极层4，其包括多晶硅、微晶硅、非晶硅等，只要其刻蚀速率与界面层、衬底均不同。
其次，参照图2，光刻/刻蚀界面层和牺牲栅极层形成牺牲栅极堆叠。在牺牲栅极层4上旋涂光刻胶(未示出)，曝光、显影之后形成光刻胶掩膜图形(未示出)，然后以光刻胶掩膜图形为掩膜，依次刻蚀牺牲栅极层4和界面层3，直至暴露衬底1，形成牺牲栅极堆叠。刻蚀方法可以是湿法刻蚀，例如使用氢卤酸(HF、HCI等)与强氧化剂(H2O2、H2SO4、H3PO4等等)分别或混合刻蚀上述界面层和牺牲栅极层。刻蚀方法也可以是干法刻蚀，例如含氟气体(包括CxHyFz、SF6、NF3)的等离子体干法刻蚀，刻蚀气体中可以加入Ar等惰性气体，还可以加入含O、Cl、Br的气体以提高刻蚀速率选择此。出于提高刻蚀精度的考虑，优选干法刻蚀。特别地，湿法刻蚀硅材料的牺牲栅极层4时可以采用TMAH，以减小环境污染、提高刻蚀效率。
参照图3，其中与现有技术相此，本发明方法省略了(外)栅极间隔壁(图中阴影部分所示)形成步骤。最终的栅极间隔壁捋在移除牺牲栅极堆叠之后形成，如下所示，这捋有利于保护栅极间隔壁、并且提高台阶覆盖性。
然后，参照图4，对衬底离子注入形成源漏区。仅以牺牲栅极堆叠(牺牲栅极层4/界面层3)为掩膜，对衬底1执行离子注入，依照MOSFET类型和电学性能要求不同，选择注入离子的种类、剂量、浓度并控制深度，可以形成重掺杂的n++/p++的源漏区5。对于n型源漏区而言，注入离子可包括B；对于p型源漏区而言，注入离子可包括P、As。可以采取垂直离子注入而一次性形成单一的重掺杂源漏区。为了进一步提高器件性能，优选形成具有轻掺杂漏(LDD)结构的源漏区。但是由于本发明的方法省略了在牺牲栅极堆叠两侧形成栅极间隔壁，因此无法通过简单的垂直离子注入形成LDD。有鉴于此，可以首先倾斜离子注入形成LDD，然后再垂直离子注入形成重掺杂源漏。
接着，参照图5，在整个器件上沉积层间介质层。以LPCVD、PECVD等常规方法在包括衬底1、源漏区5、牺牲栅极层4的整个器件上沉积层间介质层(IDL)6。IDL6可包括衬底材料的相应氧化物、氮氧化物及其组合，例如衬底1材料为硅时，IDL6可以包括氧化硅(SiO2)、SixOyNz及其组合，其中x、y、z依照材料绝缘和化学性能需要而合理调整并不限于整数，例如x为1，y+z为1～2。如图所示，由于牺牲栅极堆叠高于衬底1，因此形成的IDL6也在牺牲栅极堆叠上方具有相应的突起。
此后，参照图6，移除牺牲栅极堆叠形成栅极沟槽。可首先执行例如化学机械抛光(CMP)的平坦化工艺，以消除、抹平上述IDL6的突起，直至暴露牺牲栅极堆叠。然后光刻/刻蚀移除牺牲栅极堆叠，直至暴露衬底1和部分的源漏区5，形成栅极沟槽7。例如，刻蚀方法可以是湿法刻蚀，例如使用氢卤酸(HF、HCl等)与强氧化剂(H2O2、H2SO4、H3PO4等等)分别或混合刻蚀上述牺牲栅极层和界面层。刻蚀方法也可以是干法刻蚀，例如含氟气体(包括CxHyFz、SF6、NF3)的等离子体干法刻蚀，刻蚀气体中可以加入Ar等惰性气体，还可以加入含O、CI、Br的气体以提高刻蚀速率选择此。出于提高刻蚀精度的考虑，优选干法刻蚀。特别地，湿法刻蚀硅材料的牺牲栅极层4时可以采用TMAH，以减小环境污染、提高刻蚀效率。栅极沟槽7与牺牲栅极堆叠的尺寸基本或完全相等。
接着，参照图7，在栅极沟槽内侧壁上形成内栅极间隔壁。在栅极沟槽7中以及IDL6上通过LPCVD、PECVD、HDPCVD、ALD等方法形成薄的介质材料层，然后刻蚀去除栅极沟槽7底部和IDL6顶面上的介质材料，最终在栅极沟槽7的内侧壁上留下内栅极间隔壁8，而栅极沟槽7的底部仍暴露。内栅极间隔壁8的宽度例如为3～20nm，使得稍后的栅极堆叠的宽度此原来牺牲栅极堆叠的尺寸要小，从而有利于提高器件加工精细度。构成内栅极间隔壁8的材料包括衬底材料的相应氧化物、氮化物、氮氧化物及其组合，例如衬底1材料为硅时，内栅极间隔壁8可以包括氧化硅(SiO2)、氮化硅(SiN、Si3N4、SixNy)、氮氧化硅(SixOyNz)及其组合，其中x、y、z依照材料绝缘和化学性能需要而合理调整并不限于整数，例如x为1，y+z为1～2。由于移除牺牲栅极堆叠之后才形成栅极间隔壁，因此内栅极间隔壁不会受到蚀刻剂的侵蚀，避免了缺陷形成，提高了器件的绝缘特性。
然后，参照图8，在栅极沟槽中依次沉积栅极绝缘层和栅极导电层。在栅极沟槽7中通过LPCVD、PECVD、HDPCVD、ALD等方法沉积薄的介质材料并且刻蚀，只在栅极沟槽7底部留下栅极绝缘层9。栅极绝缘层9包括氧化物(氧化硅，SiO2)、氮化物(氮化硅，SiN、Si3N4、SixNy)、氮氧化硅(SixOyNz)、高k材料及其组合，高k材料包括但不限于氮化物(例如Si N、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))及其组合。随后在整个器件上方通过常规方法沉积栅极导电层10。栅极导电层10包括掺杂多晶硅、金属、金属的合金、金属的氮化物及其组合，其中金属包括Ti、Ta、Al、La、Cu、W等。
最后，参照图9，其中平坦化栅极绝缘层和栅极导电层，直至暴露层间介质层。采用化学机械抛光(CMP)等方法平坦化且移除多余的栅极导电层10和栅极绝缘层9，直至暴露IDL6。
之后，可以采用传统工艺继续后期制造。例如包括刻蚀IDL6形成源漏接触开孔、在开孔内沉积金属形成源漏接触等。
依照本发明的MOSFET制造方法，通过在移除牺牲栅极之后形成内侧间隔壁，有效提高了高k材料和金属栅极填充率，避免了栅极间隔壁受损，提高了器件加工精度，并最终改善了器件的性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法捋包括落入本发明范围内的所有实施例。
Claims (10)
1.一种MOS FET制造方法，包括：
在衬底上形成牺牲栅极堆叠；
以牺牲栅极堆叠为掩膜，对衬底离子注入形成源漏区；
在衬底以及牺牲栅极堆叠上沉积层间介质层；
移除牺牲栅极堆叠，在层间介质层中形成栅极沟槽；
在栅极沟槽内侧壁上形成内栅极间隔壁；
在栅极沟槽中形成栅极绝缘层和栅极导电层。
2.根据权利要求1所述的方法，其中，牺牲栅极堆叠包括层叠的界面层和牺牲栅极层。
3.根据权利要求2所述的方法，其中，界面层包括氧化物、氮氧化物及其组合，牺牲栅极层包括多晶硅、非晶硅、微晶硅。
4.根据权利要求1所述的方法，其中，源漏区包括轻掺杂源漏区和重掺杂源漏区。
5.根据权利要求1所述的方法，其中，层间介质层包括氧化物、氮氧化物及其组合。
6.根据权利要求1所述的方法，其中，移除牺牲栅极堆叠的步骤进一步包括，平坦化层间介质层直至暴露牺牲栅极堆叠，刻蚀去除牺牲栅极堆叠。
7.根据权利要求1所述的方法，其中，内栅极间隔壁包括氧化物、氮化物、氮氧化物及其组合。
8.根据权利要求1所述的方法，其中，内栅极间隔壁的厚度为3～20nm。
9.根据权利要求1所述的方法，其中，在栅极沟槽中形成栅极绝缘层和栅极导电层的步骤进一步包括，在栅极沟槽中沉积栅极绝缘层，在栅极绝缘层上沉积栅极导电层，平坦化栅极导电层以及栅极绝缘层直至暴露层间介质层。
10.根据权利要求1所述的方法，其中，栅极绝缘层包括氧化硅、氮化硅、氮氧化硅、高k材料及其组合，栅极导电层包括掺杂多晶硅、金属、金属的合金、金属的氮化物及其组合。
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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2012
- 2012-04-23 CN CN2012101209246A patent/CN103377895A/zh active Pending
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