CN113921522B - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制造方法，且所述半导体器件至少包括：衬底，包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；多个半导体元件，设置在所述有源区上，且所述多个半导体元件包括驱动晶体管和传输晶体管，其中，所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度；第一金属层，设置在所述半导体元件上，且与所述半导体元件电性连接；第二金属层，设置在所述第一金属层上，且与所述第一金属层电性连接；字线层，设置在所述第二金属层上，且与所述第二金属层电性连接。通过本发明提供的一种半导体器件及其制造方法，可提高半导体器件的性能。

Description

一种半导体器件及其制造方法

技术领域

本发明属于半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

静态随机存取存储器（Static Random-Access Memory，SRAM）通过用于高速缓冲，是通过晶体管进行存储数据，且静态存储器一般包括驱动晶体管、负载晶体管及传输晶体管。目前，最常见的静态随机存取存储器单元是6T结构。

6T结构的静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限(SNM，Static Noise Margin)，通常将静态噪声容限定义为驱动晶体管的工作电流与传输晶体管工作电流的比值，在静态随机存取存储器制备过程中，静态噪声容限数值波动较大，易出现静态随机存取存储器单元失配增加，导致读写失败和低成品率，静态随机存取存储器单元的良率不稳定。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，通过本发明提供的一种半导体器件及其制造方法，可以提高静态存储器的静态噪声容限，改善静态随机存取存储器单元失配，提高静态存储器的性能。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种半导体器件，其至少包括：

衬底，包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；

多个半导体元件，设置在所述有源区上，且所述多个半导体元件包括驱动晶体管和传输晶体管，其中，所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度；

第一金属层，设置在所述半导体元件上，且与所述半导体元件电性连接；

第二金属层，设置在所述第一金属层上，且与所述第一金属层电性连接；以及

字线层，设置在所述第二金属层上，且与所述第二金属层电性连接。

在本发明一实施例中，所述有源区包括并排设置的第一有源区、第二有源区、第三有源区和第四有源区，其中，所述第一有源区和所述第四有源区中心对称，且所述第二有源区和所述第三有源区中心对称。

在本发明一实施例中，所述第一有源区包括第一分部和第二分部，且所述第一分部的宽度小于所述第二分部的宽度。

在本发明一实施例中，所述传输晶体管设置在所述第一分部上，所述驱动晶体管设置在所述第二分部上。

在本发明一实施例中，在所述第一分部和所述第二分部连接处，包括一个弯折部。

在本发明一实施例中，在所述第一分部和所述第二分部连接处，所述第一分部和所述第二分部的一侧位于同一直线上。

在本发明一实施例中，所述第一分部的宽度比所述第二分部的宽度小10~30%。

本发明的另一个目的还在于，提出一种半导体器件的制作方法，包括：

提供一衬底；

对所述衬底进行掺杂，形成不同类型的阱区；

在每个所述阱区上形成一个或多个有源区；

在所述有源区上形成多个半导体元件，所述多个半导体元件包括驱动晶体管和传输晶体管，且所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度；

形成第一金属层于所述多个半导体元件上；

形成第二金属层于所述第一金属层上；以及

形成字线层于所述第二金属层上。

在本发明一实施例中，所述半导体器件的制作方法包括：形成驱动栅极结构在所述有源区上；以及形成传输栅极结构在所述有源区上。

在本发明一实施例中，所述传输栅极结构和所述驱动栅极结构的制备方法包括：

在所述有源区上形成栅极氧化层；

在所述栅极氧化层上形成多晶硅层；

在所述多晶硅层上形成图案化光阻层；

刻蚀所述多晶硅层和所述栅极氧化层，暴露出所述有源层，以形成所述传输栅极结构和所述驱动栅极结构；以及

去除光阻层。

本发明提供的一种半导体器件及其制造方法，通过设置传输晶体管所在的有源区的宽度小于驱动晶体管所在的有源区的宽度，提高静态随机存取存储器的静态噪声容限，提升静态随机存取存储器的抗干扰性。通过改变有源区的形状，减少传输晶体管所在的有源区的多余凸起，简化制备工艺。通过取消驱动栅极结构中多晶硅层的N型预掺杂，提高驱动晶体管和传输晶体管的阈值电压，可增大静态噪声容限的限度范围，同时缓解交叉扩散效应和改善阈值电压失配，提高半导体器件的性能。综上所述，通过本发明提供一种半导体器件及其制造方法，可提高半导体器件的性能。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实施例中半导体器件的等效线路图。

图2为本实施例中半导体元件的制造方法流程图。

图3为本实施例中一衬底布局图。

图4为本实施例中图3的A-A’截面图。

图5为本实施例中有源区的形貌图。

图6为步骤S1中图3在A-A方向的剖面图。

图7为步骤S1中图3在B-B方向的剖面图。

图8为步骤S2中图3在A-A方向的剖面图。

图9为步骤S2中图3在B-B方向的剖面图。

图10为步骤S3中图3在A-A方向的剖面图。

图11为步骤S3中图3在B-B方向的剖面图。

图12为步骤S3中图3在A-A方向的另一剖面图。

图13为步骤S3中图3在B-B方向的另一剖面图。

图14为图12和图13的俯视图。

图15中（a）部分为对驱动栅极结构中多晶硅层的N型预掺杂时驱动晶体管和传输晶体管的阈值电压图，图15中（b）部分为未对驱动栅极结构中多晶硅层的N型预掺杂时驱动晶体管和传输晶体管的阈值电压图。

图16为步骤S4中图3在A-A方向的剖面图。

图17为步骤S4中图3在B-B方向的剖面图。

图18为步骤S5中图3在A-A方向的剖面图。

图19为步骤S5中图3在A-A方向的另一剖面图。

图20为步骤S5中图3在B-B方向的剖面图。

图21为步骤S5中图3在B-B方向的另一剖面图。

图22为步骤S6中图3在A-A方向的剖面图。

图23为步骤S6中图3在B-B方向的剖面图。

图24为一实施例中栅极结构图。

图25为步骤S7中图3在A-A方向的剖面图。

图26为步骤S7中图3在B-B方向的剖面图。

图27为一实施例中第一金属层布局图。

图28为一实施例中第二金属层布局图。

图29为一实施例中一字线层布局图。

标号说明：

10衬底；101第一阱区；102第二阱区；103第三阱区；104栅极氧化层；105多晶硅层；106光阻层；107传输栅极结构；108驱动栅极结构；109负载栅极结构；110轻型掺杂区；111第一有源区；1101第一分部；1102第二分部；112第二有源区；113第三有源区；114第四有源区；1141第三分部；1142第四分部；115侧墙介质层；116侧墙结构；117源极；118漏极；119接触电极层；201第一栅极线，202第二栅极线；203第三栅极线；204第四栅极线；301第一地线连接孔；302第二地线连接孔；303读端口位线连接孔；304互补读端口位线连接孔；305第一字线连接孔；306第二字线连接孔；307第一电源连接孔；308第二电源连接孔；309a第一栅极连接孔；309b第二栅极连接孔；309c第三栅极连接孔；310a第六栅极连接孔；310b第四栅极连接孔；310c第五栅极连接孔；401第一地线延伸线；402第二地线延伸线；403读端口位线延伸线；404互补读端口位线延伸线；405第一字线延伸线；406第二字线延伸线；407第一电源延伸线；408第二电源延伸线；409第一栅极连接线；410第二栅极连接线；501第一地线通孔；502第二地线通孔；503读端口位线通孔；504互补读端口位线通孔；505第一字线通孔；506第二字线通孔；507第一电源通孔；508第二电源通孔；601第一接地线；602第二接地线，603读端口位线；604互补读端口位线；605第一写端口字线；606第二写端口字线；607电源接线；705第三字线通孔；706第四字线通孔；805写端口字线；PG1第一传输晶体管；PG2第二传输晶体管；PD1第一驱动晶体管；PD2第二驱动晶体管；PU1第一负载晶体管；PU2第二负载晶体管。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1所示，在本发明一实施例中，提供静态随机存取存储器的等效电路图，该静态随机存取存储器包括两个驱动晶体管，即第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，即第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，即第一传输晶体管PG1和第二传输晶体管PG2。

请参阅图1所示，在本发明一实施例中，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，所述存储器通过两个负载晶体管拉向电源线Vcc而运行。

如图2所示，本实施例提出一种半导体元件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：

S1、提供一衬底，所述衬底中至少包括驱动区、传输区以及负载区，其中，所述传输区宽度小于所述驱动区宽度。

S2、形成栅极氧化层和多晶硅层于所述衬底上，所述栅极氧化层覆盖所述驱动区、所述传输区以及所述负载区，所述多晶硅层位于所述栅极氧化层上。

S3、形成图案化的光阻层于所述多晶硅层，进行刻蚀，去除光阻未覆盖区域的栅极氧化层和多晶硅层，形成驱动栅极结构、传输栅极结构以及负载栅极结构。

S4、在所述驱动区、所述传输区以及所述负载区中进行轻掺杂。

S5、在所述驱动栅极结构、所述传输栅极结构以及所述负载栅极结构的两侧形成侧墙结构。

S6、在驱动区、传输区和负载区中进行重掺杂形成源极和漏极。

S7、在所述驱动晶体管、所述传输栅晶体管、所述负载晶体管的栅极/源极/漏极顶部形成接触电极层。

请参阅图3所示，在本发明一实施例中，提供的一种半导体器件包括并排设置的多个阱区和多个有源区，用于设置所述半导体元件。半导体元件分布在所述有源区上，且半导体元件包括驱动晶体管PD、负载晶体管PU和传输晶体管PG。

请参阅图3和图4所示，在本发明一实施例中，在衬底10上，包括并排设置的多个阱区，且阱区包括并排设置第一阱区101、第二阱区102和第三阱区103，其中，第一阱区101和第三阱区103为相同类型的阱区。在本实施例中，第一阱区101和第三阱区103定义为P阱，第二阱区102定义为N阱。

请参阅图5所示，在本发明一实施例中，在阱区上设置有多个有源区，其中，第一阱区101上设置有第一有源区111，第二阱区102上设置有第二有源区112和第三有源区113，第三阱区103上设置有第四有源区114，第一有源区111、第二有源区112、第三有源区113和第四有源区114并排设置，且有源区之间可通过浅沟槽进行隔离。第二有源区112位于第一有源区111的一侧，第三有源区113位于第二有源区112远离第一有源区111的一侧，第四有源区114位于第三有源区113远离第二有源区112的一侧。且第二有源区112与第三有源区113的一侧延伸至第二阱区102的一侧，第二有源区112与第三有源区113的另一侧与第二阱区102的另一侧具有一定的距离。

请参阅图3所示，在本发明一实施例中，在衬底10上设置多个半导体元件，且半导体元件形成于有源区上。具体地，第一传输晶体管PG1和第一驱动晶体管PD1沿着第一有源区111的延伸方向设置在第一有源区111上，在关于衬底10中心对称的位置上。第二传输晶体管PG2和第二驱动晶体管PD2设置在第四有源区114上。第一负载晶体管PU1设置在第二有源区112上，且与第一驱动晶体管PD1的位置平行，在关于衬底10中心对称的位置上，第二负载晶体管PU2设置在第三有源区113上，且与第二驱动晶体管PD2的位置平行。其中，所述半导体元件的源极与漏极设置在所述有源区内。

请参阅图5所示，在本发明一实施例中，有源区的分布呈中心对称，其中，第一有源区111设置在第一阱区101中间，并由第一阱区101的一侧延伸至另一侧，延伸的方向与第一阱区101和第二阱区102的边界平行，与其中心对称是在第三阱区103上设置的第四有源区114，其由第三阱区103的一侧延伸至另一侧，延伸的方向与第二阱区102和第三阱区103的边界平行。且第一有源区111到第一阱区101边界的距离大于第一有源区111的宽度，第四有源区114到第三阱区103边界的距离大于第四有源区114的宽度。

请参阅图5所示，在本发明一实施例中，第一有源区111包括第一分部1101和第二分部1102，第四有源区包括第三分部1141和第四分部1142。且第四有源区114和第一有源区111中心对称，这里以第一有源区111为例进行阐述，第四有源区114不多做阐述。在本实施例中，第一分部1101和第二分部1102例如设置为矩形，且第一分部1101和第二分部1102的长度一致，在第一分部1101和第二分部1102的连接处，有源区的宽度发生变化。其中，第一分部1101和第二分部1102远离第二有源区112的一侧位于同一直线上，第一分部1101和第二分部1102靠近第二有源区112的一侧，在其连接处仅形成一个弯折部，在本实施例中，弯折部例如设置为直角，在其他实施例中，弯折部例如设置为弧形等。且第一分部1101的宽度比第二分部1102的宽度小10~30%，即第一分部1101靠近第二有源区112的一侧相对于第二分部1102内部凹进10~30%。第一分部1101和第二分部1102的结构简单，且只设置一个弯折部，减少在后续晶体管的制作过程中的有源区的图案波动和可变性，改善阈值电压失配。在本实施例中，在第一分部1101上设置传输晶体管，在第二分部1102上设置驱动晶体管，传输晶体管所在的有源区的宽度小于驱动晶体管所在的有源区的宽度，以提高存储器的β比值。在本实施例中，定义β为驱动晶体管的电流与传输晶体管的电流的比值，且当β例如为1.2~1.5时，可以得到较高的静态噪声容限。通过对有源区宽度的选择，以提高β值，从而提高静态随机存取存储器的静态噪声容限，提升静态随机存取存储器的抗干扰性。

请参阅图5所示，在本发明一实施例中，第二有源区112和第三有源区113的形状呈矩形，且第二有源区112和第三有源区113之间的距离、第二有源区112与第三有源区113至边界的距离大于第二有源区112和第三有源区113的宽度。其中，每个有源区的宽度范围具体例如为0.05~0.2um。

如图6至图7所示，在本发明一实施例中，在步骤S1中，其中图6显示为图3在A-A方向的剖面图，图7显示为图3在B-B方向的剖面图，A-A剖面图显示为第一有源区111，B-B方向的剖面图显示为第二有源区112。其中，对第一有源区111进行P型离子掺杂，掺杂离子例如为硼（B）等，然后对第二有源区112进行N型离子掺杂，掺杂离子例如为砷（As）等，从而在第一有源区111接近衬底10的表面上形成P型沟道，在第二有源区112接近衬底10的表面上形成N型沟道。由于沟道掺杂的掺杂能量小于阱掺杂的掺杂能量，因此形成的P型沟道和N型沟道均接近衬底10的表面。经过阱掺杂和沟道掺杂之后，将第一有源区111的第一分部1101定义为传输区，第一有源区111的第二分部1102定义为驱动区，将第二有源区112定义为负载区。同时由于驱动区，传输区上具有P型沟道，负载区上具有N型沟道，因此通过调节沟道掺杂的剂量可以调节后续形成的驱动晶体管、传输晶体管以及负载晶体管的阈值电压。

如图8至图9所示，在本发明一实施例中，在步骤S2中，图8显示为图3在A-A方向的剖面图，图9显示为图3在B-B方向的剖面图。在衬底10上形成栅极氧化层104和多晶硅层105，栅极氧化层104覆盖传输区、驱动区以及负载区。其中，栅极氧化层104的材料例如为氧化硅或氮氧化硅等，且栅极氧化层104例如由化学气相沉积工艺或者其他合适的方法形成。在本实施例中，栅极氧化层104的厚度例如为1~10nm，在其他实施例中，栅极氧化层104的厚度也可以根据实际需要进行设定。

如图8至图9所示，在本发明一实施例中，多晶硅层105可以为第二掺杂类型的多晶硅层，即多晶硅层105的掺杂类型与衬底10的掺杂类型不同。其中，第二掺杂类型可以为P型，也可以为N型，当第一掺杂类型为P型时，第二掺杂类型为N型，当第一掺杂类型为N型时，第二掺杂类型为P型。在本实施例中，多晶硅层105的厚度例如为100~400nm，在其他实施例中，多晶硅层105的厚度可以根据实际需要进行设定。

如图10至图13所示，在本发明一实施例中，在步骤S3中，图10和图12显示为图3在A-A方向的剖面图，图11和图13显示为图3在B-B方向的剖面图。在多晶硅层105上形成光刻胶，然后对光刻胶进行曝光以及显影，形成图案化的光阻层106。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层105。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层105，形成栅电极层1051，且栅极氧化层104可以作为多晶硅层105的刻蚀停止层。在形成栅电极层1051之后，还需要再形成新的光刻胶，然后对光刻胶进行曝光，显影，暴露出需要刻蚀的栅极氧化层104，然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极氧化层104。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀栅极氧化层104，形成栅极介质层1041。在其他实施例中，也可一步形成栅电极层1051和栅极介质层1041，具体以光阻层106为掩膜对多晶硅层105进行刻蚀，在多晶硅层105刻蚀完成后，通过改变刻蚀气体，对栅极氧化层104进行刻蚀，以形成栅电极层1051和栅极介质层1041。

如图12至图14所示，在本发明一实施例中，对栅极氧化层104和多晶硅层105进行刻蚀之后，形成栅极介质层1041和栅电极层1051。在本实施例中，将位于第一分部1101上的定义栅极介质层1041和栅电极层1051定义为传输栅极结构107，将位于第二分部1102上的栅极介质层1041和栅电极层1051定义为驱动栅极结构108，将位于第二有源区112上的栅极介质层1041和栅电极层1051定义为负载栅极结构109。在本发明中，传输栅极结构107、驱动栅极结构108和负载栅极结构109的形成过程保持一致，取消对驱动栅极结构108中多晶硅层的N型预掺杂，可以使后期制备的驱动晶体管和传输晶体管的阈值电压上升，可增大静态噪声容限的限度范围，同时缓解交叉扩散效应和改善阈值电压失配，提高半导体器件的性能。

如图15所示，在本发明一实施例中，图15中（a）部分为对驱动栅极结构中多晶硅层的N型预掺杂时驱动晶体管和传输晶体管的阈值电压图，图15中（b）部分为未对驱动栅极结构中多晶硅层的N型预掺杂时驱动晶体管和传输晶体管的阈值电压图。可以看出，取消对驱动栅极结构中多晶硅层的N型预掺杂，可以使后期制备的驱动晶体管的阈值电压上升，以提高静态存储器的静态噪声容限及阈值范围，制备的静态随机存取存储器的良率由70%上升到接近100%，对器件性能的提升影响较大。

如图16至图17所示，在本发明一实施例中，在步骤S4中，图16显示为图3在A-A方向的剖面图，图17显示为图3在B-B方向的剖面图。在形成传输栅极结构107、驱动栅极结构108和负载栅极结构109之后，在衬底10上形成光阻层，且光阻层覆盖传输栅极结构107和驱动栅极结构108的顶部以及覆盖第二有源区112。在传输栅极结构107两侧的第一分部1101中形成轻型掺杂区110，且轻型掺杂区110与传输栅极结构107两侧相邻，同时也在驱动栅极结构108两侧的第二分部1102中形成轻型掺杂区110，且驱动栅极结构108两侧的轻型掺杂区110也与之相邻，轻型掺杂区110例如通过离子注入方式等方式形成。第一分部1101和第二分部1102中的轻型掺杂区110的离子掺杂类型例如为N型，例如为掺杂磷离子（P）等。同理，在第二有源区112中形成轻型掺杂区110，第二有源区112中的轻型掺杂区110分别位于负载栅极结构109的两侧，且与负载栅极结构109相邻，以缩小半导体器件的体积。且第二有源区112中轻型掺杂区110的离子掺杂类型例如为P型，例如为掺杂氟化硼（BF₂ ⁺）等。通过设置轻型掺杂区110，可以降低窄沟道效应，提高半导体性能。

如图18至图21所示，在本发明一实施例中，在步骤S5中，图18和图19显示为图3在A-A方向的剖面图，图20和图21显示为图3在B-B方向的剖面图。在形成轻型掺杂区110之后，在衬底10上形成侧墙介质层115，侧墙介质层115覆盖第一分部1101、第二分部1102和第二有源区112，同时也覆盖传输栅极结构107、驱动栅极结构108和负载栅极结构109。在本实施例中，侧墙介质层115的材料例如为氧化硅或氮化硅等，且侧墙介质层115的厚度例如为20~30nm，在其他实施例中，侧墙介质层115的材料和厚度可以根据实际需要进行设定。形成侧墙介质层115之后，例如可采用光刻等刻蚀工艺去除位于传输栅极结构107、驱动栅极结构108和负载栅极结构109顶部的侧墙介质层115，以及移除第一分部1101，第二分部1102和第二有源区112上的部分侧墙介质层115，保留位于传输栅极结构107、驱动栅极结构108和负载栅极结构109两侧的侧墙介质层115。

如图19至图21所示，在本发明一实施例中，在侧墙介质层115经过刻蚀之后，将保留下的侧墙介质层115定义侧墙结构116。侧墙结构116位于传输栅极结构107、驱动栅极结构108和负载栅极结构109的两侧，且位于轻型掺杂区110上，并与传输栅极结构107、驱动栅极结构108和负载栅极结构109的两侧接触。且侧墙结构116的高度与传输栅极结构107、驱动栅极结构108和负载栅极结构109的高度相同，侧墙结构116的宽度则由传输栅极结构107、驱动栅极结构108和负载栅极结构109的顶部至底部逐渐增加，以保护传输栅极结构107、驱动栅极结构108和负载栅极结构109。在本实施例中，侧墙结构116的形状例如为圆弧状，在其他实施例中，侧墙结构116的形状还可以为三角形状或L形状。

如图22至图23所示，在本发明一实施例中，在步骤S6中，图22显示为图3在A-A方向的剖面图，图23显示为图3在B-B方向的剖面图。首先在衬底10上形成光阻层，光阻层覆盖第二有源区112，且仅暴露出第一分部1101和第二分部1102。然后通过离子注入方式在第一分部1101和第二分部1102的两侧形成源极117和漏极118。其中，位于第一分部1101中的源极117和漏极118分别位于传输栅极结构107的两侧，且位于轻型掺杂区110内，源极117和漏极118位于侧墙结构116的两侧，与侧墙结构116相邻。由于形成源极117的离子掺杂能量小于形成的轻型掺杂区110的离子掺杂能量，因此源极117位于轻型掺杂区110内。在本实施例中，第一分部1101中的源极117可以定义为传输源极，第一分部1101中的漏极118可以定义为传输漏极。位于第二分部1102中的源极117和漏极118分别位于驱动栅极结构108的两侧，且位于轻型掺杂区110内。且第二分部1102中的源极117可以定义为驱动源极，第二分部1102中的漏极118可以定义为驱动漏极。且第一分部1101中的漏极118与第二分部1102中的漏极118连接，也就是传输漏极和驱动漏极连接。在本实施例中，在第一分部1101和第二分部1102中形成的源极117和漏极118的离子掺杂类型例如为N型，例如掺杂磷（P）或砷（As）等。同理，在第二有源区112中形成有源极117和漏极118，源极117和漏极118分别位于负载栅极结构109的两侧，且位于轻型掺杂区110中，第二有源区112中形成的源极117也可以定义为负载源极，第二有源区112中形成的漏极118也可以定义为负载漏极。第二有源区112中形成的源极117和漏极118的离子掺杂类型例如为P型，例如掺杂硼（B）或氟化硼（BF₂ ⁺）等。

请参阅图1和图24所示，在本发明一实施例中，在半导体元件上方形成栅极层，栅极层用于形成半导体元件的栅极，以及部分半导体元件的电性连接。栅极层包括第一栅极线201、第二栅极线202、第三栅极线203和第四栅极线204。其中，第一栅极线201连接第一驱动晶体管PD1的栅极、第一负载晶体管PU1的栅极以及第二负载晶体管PU2的漏极，第二栅极线202连接第二驱动晶体管PD2的栅极、第二负载晶体管PU2的栅极和第一负载晶体管PU1的漏极，第三栅极线203连接第一传输晶体管PG1和写端口字线WL对应的连接孔，第四栅极线204连接第二传输晶体管PG2和写端口字线WL对应的连接孔，其中，第一栅极线201，第二栅极线202、第三栅极线203和第四栅极线204的宽度小于其所在有源区宽度的二分之一。两个负载晶体管的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极和第二负载晶体管PU2和第二驱动晶体管PD2的栅极分别电连接。

如图25至图26所示，在本发明一实施例中，在步骤S7中，图25显示为图3在A-A方向的剖面图，图26显示为图3在B-B方向的剖面图。在传输栅极结构107、驱动栅极结构108、负载栅极结构109、源极117以漏极118的顶部形成有接触电极层119。在本实施例中，以在传输栅极结构107为例阐述接触电极层119的形成过程。首先在传输栅极结构107的顶部形成金属层，例如为镍或钛等金属层，然后对衬底10进行第一次退火，第一次退火的温度例如为300~350℃，使得金属原子与传输栅极结构107中的硅原子反应，形成中间硅化物层，然后选择性去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400~500℃。中间硅化物层经过退火之后转化为硅化物层，也就是接触电极层119。接触电极层119具有良好的热稳定性，可以降低器件的电阻，其保证与后期制备的金属层接触良好。

如图25至图26所示，在本发明一实施例中，可以将第一分部1101、位于第一分部1101上的传输栅极结构107、位于传输栅极结构107两侧的轻型掺杂区110、位于传输栅极结构107两侧的源极117和漏极118、位于传输栅极结构107两侧的侧墙结构116以及位于传输栅极结构107、源极117和漏极118上的接触电极层119定义为传输晶体管。同理可定义出负载晶体管和驱动晶体管。从图3中可以看出，第一传输晶体管PG1所在有源区的宽度小于第一驱动晶体管PD1所在有源区的宽度，以提高静态随机存取存储器的静态噪声容限，提升静态随机存取存储器的抗干扰性。同时由于传输区和驱动区的形状较为简单，因此在制造上会更加简单，且传输晶体管的有源区形状不会发生畸变，从而保证第一传输晶体管PG1与第二传输晶体管PG2之间良好的匹配。

如图27所示，在本发明一实施例中，在半导体元件制作完成后，在衬底和半导体元件上设置第一金属层，且在半导体元件和第一金属层之间设置有绝缘介质层，以隔绝栅极层和其上的第一金属层。在衬底10上方的介质层中，设置多个连接孔，以便于金属层和半导体元件的连接。其中，连接孔包括第一地线连接孔301、读端口位线连接孔303、第一栅极连接孔309a、第二地线连接孔302、互补读端口位线连接孔304、第六栅极连接孔310a、第一电源连接孔307、第二电源连接孔308、第二栅极连接孔309b、第三栅极连接孔309c、第四栅极连接孔310b、第五栅极连接孔310c，以及第一字线连接孔305和第二字线连接孔306，各连接孔的位置见图27。

如图27所示，在本发明一实施例中，第一金属层的布线包括第一栅极连接线409、第二栅极连接线410、第一地线延伸线401、读端口位线延伸线403、第二地线延伸线402、互补读端口位线延伸线404、第一电源延伸线407、第二电源延伸线408、第一字线延伸线405和第二字线延伸线406。具体的，第一栅极连接线409连接第一栅极连接孔309a，第二栅极连接孔309b和第三栅极连接孔309c，第二栅极连接线410连接第四栅极连接孔310b，第五栅极连接孔310c和第六栅极连接孔310a，第一地线延伸线401、读端口位线延伸线403、第二地线延伸线402、互补读端口位线延伸线406、第一电源延伸线407以及第二电源延伸线408设置在对应的连接孔上，且其延伸方向与对应有源区的延伸方向垂直，第一字线延伸线405和第二字线延伸线406设置在对应的连接孔上，且其延伸方向与对应有源区的延伸方向平行。

如图27至图28所示，在本发明一实施例中，在第一金属层上设置第二金属层，第二金属层的布线包括依次并排设置的第一写端口字线605、第一接地线601、读端口位线603、电源接线607、互补读端口位线604、第二接地线602和第二写端口字线606，第二金属层上的布线均平行于有源区的延伸方向并排设置。电源接线607用于连接电源线Vcc，第一接地线601和第二接地线602用于连接接地线Vss，第一写端口字线605和第二写端口字线606用于连接字线层。其中，第一写端口字线605通过第一金属层和第二金属层之间的第一字线通孔505，与第一字线延伸线405连接。第二写端口字线606通过第一金属层和第二金属层之间的第二字线通孔506，与第二字线延伸线406连接。第一接地线601通过第一金属层和第二金属层之间的第一地线通孔501，与第一地线延伸线401连接。第二接地线602位于通过第一金属层和第二金属层之间的第二地线通孔502，与第二地线延伸线402连接。读端口位线603通过第一金属层和第二金属层之间的读端口位线通孔503，与读端口位线延伸线403连接。互补读端口位线604通过第一金属层和第二金属层之间的互补读端口位线通孔504，互补读端口位线延伸线404连接。电源接线607通过第一金属层和第二金属层之间第一电源通孔507和第二电源通孔508，与第一电源延伸线407和第二电源延伸线408连接。在本实施例中，栅极层和第一金属层之间、第一金属层和第二金属层之间、第二金属层和位线层之间、以及各布线之间，均采用介质层进电信号隔离。第一金属层用于连接共用栅极和与第二金属层建立连接关系，同时，在连接电性通路的同时，使第一金属层和第二金属层中的布线不互相干扰。

请参阅图1、图3以及图28至图29所示，在本发明一实施例中，在第二金属层上形成一字线层，字线层包括写端口字线805，写端口字线805延伸的方向与有源区延伸的方向垂直，且由第一阱区101远离第二阱区102的一侧，延伸至第三阱区103远离第二阱区102的一侧。写端口字线805通过第三字线通孔705与第一写端口字线605连接，通过第四字线通孔706与第二写端口字线606连接。在本实施例中，写端口字线805呈矩形设置，且其宽度大于每个有源区的宽度。进一步的，两个传输晶体管的漏极分别电连接到读端口位线603（BL）和互补读端口位线604(BLB)。两个传输晶体管的栅极电连接到写端口字线805(WL)。读端口位线603(BL)和互补读端口位线604(BLB)和写端口字线805(WL)可以延伸到其他SRAM单元和/或其他元件。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种半导体器件，其特征在于，包括：

衬底，包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；

多个半导体元件，设置在所述有源区上，且所述多个半导体元件包括驱动晶体管和传输晶体管，其中，所述驱动晶体管和所述传输晶体管设置在第一有源区上，所述第一有源区包括第一分部和第二分部，且所述第一分部的宽度小于所述第二分部的宽度，所述第一分部和所述第二分部的长度一致，所述第一分部和所述第二分部连接处，包括一个弯折部，所述弯折部为直角或弧形，所述第一分部的宽度比所述第二分部的宽度小10~30%，即所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度；

第一金属层，设置在所述半导体元件上，且与所述半导体元件电性连接；

第二金属层，设置在所述第一金属层上，且与所述第一金属层电性连接；以及

字线层，设置在所述第二金属层上，且与所述第二金属层电性连接；

其中，所述传输晶体管和所述驱动晶体管通过以下方式获得：在所述有源区上设置栅极氧化层和多晶硅层，刻蚀所述多晶硅层和所述栅极氧化层，形成传输栅极结构和驱动栅极结构，在所述传输栅极结构和所述驱动栅极结构两侧设置源极和漏极。

2.根据权利要求1所述的半导体器件，其特征在于，所述有源区包括并排设置的第一有源区、第二有源区、第三有源区和第四有源区，其中，所述第一有源区和所述第四有源区中心对称，且所述第二有源区和所述第三有源区中心对称。

3.根据权利要求1所述的半导体器件，其特征在于，所述传输晶体管设置在所述第一分部上，所述驱动晶体管设置在所述第二分部上。

4.根据权利要求1所述的半导体器件，其特征在于，在所述第一分部和所述第二分部连接处，所述第一分部和所述第二分部的一侧位于同一直线上。

5.一种半导体器件的制作方法，其特征在于，包括：

提供一衬底；

对所述衬底进行掺杂，形成不同类型的阱区；

在每个所述阱区上形成一个或多个有源区；

在所述有源区上形成多个半导体元件，所述多个半导体元件包括驱动晶体管和传输晶体管，且所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度，其中，所述驱动晶体管和所述传输晶体管设置在第一有源区上，所述第一有源区包括第一分部和第二分部，且所述第一分部的宽度小于所述第二分部的宽度，所述第一分部和所述第二分部的长度一致，所述第一分部和所述第二分部连接处，包括一个弯折部，所述弯折部为直角或弧形，所述第一分部的宽度比所述第二分部的宽度小10~30%，即所述传输晶体管所在有源区宽度小于所述驱动晶体管所在有源区宽度；

形成第一金属层于所述多个半导体元件上；

形成第二金属层于所述第一金属层上；以及

形成字线层于所述第二金属层上；

其中，所述传输晶体管和所述驱动晶体管通过以下方式形成：在所述有源区上设置栅极氧化层和多晶硅层，刻蚀所述多晶硅层和所述栅极氧化层，形成传输栅极结构和驱动栅极结构，在所述传输栅极结构和所述驱动栅极结构两侧设置源极和漏极。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：

形成驱动栅极结构在所述有源区上；以及

形成传输栅极结构在所述有源区上。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述传输栅极结构和所述驱动栅极结构的制备方法包括：

在所述有源区上形成栅极氧化层；

在所述栅极氧化层上形成多晶硅层；

在所述多晶硅层上形成图案化光阻层；

刻蚀所述多晶硅层和所述栅极氧化层，暴露出所述有源层，以形成所述传输栅极结构和所述驱动栅极结构；以及

去除光阻层。

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