JPH1065125A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 寄生的遅延を減少した半導体メモリ装置。 【解決手段】 半導体メモリ装置が記憶セルのアレイを
含む。各セルはゲート電極を持つ移送トランジスタを有
する。別々のワード線３２が各行の記憶セルのゲート電
極を相互接続する。第１の導電層がストライプ３８を含
む。各々のストライプは異なる行の記憶セルに重なって
いて、ワード線並びに異なる奇数番号の行の記憶セルの
ゲート電極に接続される。絶縁体が第１の導電層のスト
ライプを取り囲んでいる。第１の導電層のストライプか
ら絶縁体によって隔てられた第２の導電層がストライプ
３９を含み、第２の導電層の各々のストライプが異なる
偶数番号の行の記憶セルに重なっていて、ワード線並び
に異なる偶数番号の行の記憶セルのゲート電極に接続さ
れる。この配置により、高密度のメモリでワード線のた
めに生ずる寄生的な遅延が減少し、任意の１つのレベル
の導体層のストライプの間の最小ピッチが高まる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体メモリ装
置、更に具体的に言えば、半導体メモリ装置のワード線
の構成に関する。

【０００２】

【従来の技術及び課題】半導体メモリ装置は、ワード線
の動作に伴う寄生的な遅延を小さくするために、多結晶
シリコンのワード線と平行に金属線を使っている。メモ
リ・アレイに亘って周期的に、この金属線と関連する多
結晶シリコンのワード線の間に接点をつける。金属線は
多結晶シリコンよりも比抵抗がずっと小さいので、ワー
ド線を高及び低論理レベルの間で切換える時の時定数が
小さくなる。このため、データ読取及び書込み動作を更
に速い速度で行うことができる。世代ごとにメモリ装置
の密度が増加するにつれて、セルに対するレイアウト規
則の寸法を、周辺回路に於ける寸法の減少より一層早く
減少する傾向がある。ダイナミック・ランダムアクセス
・メモリ（ＤＲＡＭ）では、セル構造がシリコン基板の
表面の上方に作られている。このような隆起したセル構
造の結果、アレイは、装置の周辺回路よりも、基板の表
面の上方に一層高くなる。このような高さの違いによ
り、写真製版設備に要求される焦点深度（ＤＯＦ）が大
きくなるが、この設備は縮小したアレイの形状及び間隔
条件をも満たさなければならない。

【０００３】製造過程では、粒子の寸法及び密度が、装
置の不良の主な原因である。粒子の寸法及び数を少なく
する能力は、装置に含まれる線の間のピッチの減少速度
よりかなり遅れている。

【０００４】メモリ・アレイを設計する時に起こる問題
は、線の間のピッチの減少により、平行な通路に沿って
伸びる隣接した金属線の短絡のように、従来は欠陥の原
因にならなかった寸法の粒子が、今では欠陥の原因にな
ることである。

【０００５】

【課題を解決するための手段及び作用】上に述べた問題
が、各々のセルがゲート電極を持つ移送トランジスタを
持つような記憶セルのアレイを含む半導体メモリ装置に
よって解決される。別々のワード線が、記憶セルの各行
に対する全ての移送トランジスタのゲート電極を相互接
続する。第１の導電層がストライプを持ち、各々のスト
ライプは記憶セルの異なる行に重なっていて、ワード線
並びに異なる奇数番号の行の記憶セルのゲート電極に接
続される。絶縁層が第１の導電層のストライプに重なっ
ている。絶縁層の上にある第２の導電層がストライプを
含み、第２の導電層の各々のストライプが異なる偶数番
号の行の記憶セルに重なっていて、ワード線並びに異な
る偶数番号の行の記憶セルのゲート電極に接続される。

【０００６】この構成は、高密度のメモリでワード線が
原因で起こる寄生的な遅延を少なくし、任意の１つのレ
ベルの導電層のストライプの間の最小ピッチを高めるこ
とが有利である。この発明は、以下図面について詳しく
説明するところから、更によく理解されよう。

【０００７】

【実施例】図１には、集積回路ランダムアクセス・メモ
リ装置内の記憶セルの行をアクセスするための多重レベ
ル・ワード線の配置が部分的な平面図で示されている。
メモリ装置の記憶セルは、アドレス可能なワード線及び
ビット線を持つ反復的なアレイとして配置されているの
で、ここでは内容を説明するために配置の代表的な小さ
な一部分だけを示すが、その部分を複製して、この例の
配置の利点を持つメモリ装置を設計することは容易であ
る。

【０００８】図１では、記憶セル２３の例としての２つ
のアレイ２１及び２２が、規則的な行及び列に分けて配
置されている。この例の各々のアレイにある各々の行２
５は、図面を簡単にするために省略した同じような多数
の記憶セルを表すドットの列によって隔てられた２つの
記憶セルに限られている。記憶セルのアレイは、図１に
示したセルを複製することによって拡大することができ
る。各々のアレイ内では、太字の破線内に記憶セル２３
の一部分としての２列３０だけが示されている。これら
の一部分としての列３０は、回路の設計者の希望すると
おりに、各列内に追加の多くの記憶セルを含むように拡
大することができる。記憶セル２３はシリコン基板内又
はシリコン基板の上面の上に形成される。記憶セルが、
例えば、ダイナミック・メモリの記憶セルとして構成さ
れたＭＯＳ移送トランジスタ及びキャパシタを含む。各
々の多重レベル行線が、アレイの別々の行内にある各々
のＭＯＳトランジスタのゲート電極に接続される。

【０００９】配置図は、細い破線の中に、多結晶シリコ
ン・ワード線３２の群を含んでいる。第１導体レベル行
線方形パッド３５の群が長鎖線の中に示されている。第
２導体レベル行線方形パッド３７の群が短鎖線の中に示
されている。第２導体レベル延長行線３８の群が二点鎖
線の中に示されている。第３導体レベル延長行線３９の
群は実線として示されている。通抜けの導体接続部４１
が多結晶シリコン・ワード線と第１導体レベル行線方形
パッド３５の群の間に設けられている。導体充填バイア
４３が、第１及び第２導体レベルの間、並びに第２及び
第３導体レベルの間を接続する。

【００１０】図１に示した例のアレイでは、各々のセル
に対する移送トランジスタのチャンネル領域が、シリコ
ン基板の上面に形成される。各々の移送トランジスタに
対する薄いゲート絶縁体がシリコン基板の上面の上、並
びにこの移送トランジスタのチャンネル領域の上に形成
される。移送トランジスタのソース及びドレイン電極
も、シリコン基板の表面、並びにこの移送トランジスタ
のチャンネル領域の隣接した両方の側面に形成されてい
る。各々のセルに対する移送トランジスタに関連した別
々の記憶キャパシタ（図面に示していない）は、個々の
セル区域内でシリコン基板の表面の上方に大部分が形成
されるのが典型的である。

【００１１】１行の記憶セルのゲート絶縁体の上方で、
ゲート電極としての多結晶シリコンのストライプが、記
憶セル２３のアレイの１行のゲート絶縁体と接触して形
成されている。この多結晶シリコンのストライプは、い
くつかの移送トランジスタに対するゲート電極を形成し
ているが、普通、ワード線３２と呼ばれ、これは、その
行を指定する行アドレス信号に応答して、その行の記憶
セルを選択するために使われる。行アドレス信号は、周
知の様に、外部アドレス及び制御信号に応答して、選ば
れた行復号器（図に示してない）によって発生されるこ
とが好ましい。

【００１２】ワード線のストライプの上に絶縁層が敷設
される。その後、金属又は導電度の高い別の材料であっ
て良いが、導電行線方形パッド３５の第１の層が絶縁層
の上に形成され、多結晶シリコン・ワード線と同じ方向
に全体的に長く伸びている。絶縁層に形成された開口を
介して、導電接点が第１の導電層の各々の導電行線方形
パッド３５を多結晶シリコン・ワード線３２と相互接続
する。

【００１３】第２の絶縁層が第１の導電層の導電行線方
形パッド３５の間並びにその上に形成される。金属又は
導電度の高い別の材料であって良いが、導電方形パッド
３７の第２の層が、偶数番号の行のところで、第２の絶
縁層の上に形成される。一般的に、こういうパッドは、
多結晶シリコン・ワード線と同じ方向に長く伸びてい
る。第２導体レベルの延長行線３８が、第２導体レベル
のパッドと同時に、奇数番号の行のところに形成され
る。導電バイア４３が、第２の導電層の各々の導電パッ
ド３７及び延長行線３８を第１の導電層の夫々のパッド
と相互接続する。導電バイアは、導電パッド３７を第３
導体レベルの延長行線３９にも接続する。

【００１４】図１に１本の水平切断線２−２が示されて
いることが認められよう。図２は図１の平面図に示した
部分的なランダムアクセス・メモリ装置の断面図であ
る。更に図１には、２本の垂直切断線３−３及び４−４
も示されている。メモリ装置にある材料の種々の層の空
間的な関係は、図２−４を参照すれば、更によく判る。

【００１５】図２には、図１の平面図の２−２断面に於
けるメモリ装置の断面図が示されている。図２では、例
としてのシリコン半導体基板７０がいくつかの拡散領域
７１−７７を含む。この各々１つの拡散領域が、複数個
の移送ＭＯＳトランジスタの内の１つのソース／ドレイ
ン電極である。ビット線接続部８１、８２、８３がソー
ス／ドレイン電極又は拡散領域７１、７４、７７と接続
される。セル記憶キャパシタ（図に示してない）の端子
８６、８７、８８、８９が夫々ソース／ドレイン電極又
は拡散領域７２、７３、７５、７６と接続される。

【００１６】２酸化シリコン、窒化シリコン等の材料か
ら選ばれた絶縁材料の薄層（１つ又は複数）が、拡散領
域７１−７２、７３−７４、７４−７５、７６−７７の
間で、シリコン基板の表面の上方にある。この絶縁材料
の薄層が、ＭＯＳ移送トランジスタのゲート絶縁体９
１、９２、９３、９４を形成する。

【００１７】ワード線９６、９７、９８、９９が導電材
料で形成される。この導電材料は、例えば多結晶シリコ
ンのストライプであって良く、図２の断面に対して垂直
な縦方向を有する。ワード線９６、９７、９８、９９が
ＭＯＳ移送トランジスタのゲート絶縁体９１、９２、９
３、９４に夫々重なっている。ＭＯＳ移送トランジスタ
のところでは、ワード線が、１行の記憶セルのトランジ
スタに対するゲート電極を形成する。

【００１８】絶縁材料の一層厚手の層（１つ又は複数）
が、拡散領域７２−７３及び７５−７６の間で、シリコ
ン基板の表面の上方に敷設される。ＭＯＳ移送トランジ
スタが位置決めされた断面では、この絶縁材料の層は一
層薄手であり、これらのトランジスタに対するゲート絶
縁体になる。ワード線１０６、１０７、１０８、１０９
が導電材料のストライプで形成され、このストライプは
図２の断面に対して垂直な縦方向を持っている。これら
のワード線１０６、１０７、１０８、１０９も、１行の
記憶セルのＭＯＳ移送トランジスタに対するゲート電極
を形成する。

【００１９】絶縁体１００又は絶縁材料の層（複数）が
ワード線を覆い、接続部８１、８２、８３、８６、８
７、８８を取り囲んでいる。絶縁材料の厚手の層がワー
ド線の上及び接続部の周りにある。

【００２０】図２の断面図には示されていないが、装置
内には導電材料の第１の層がある。この導電材料の第１
の層は、後で更に詳しく説明する。この層は、絶縁体１
００により、ワード線並びに導電材料の第２及び第３の
層から隔てられている。

【００２１】導電材料の第２の層が、奇数番号の行に関
連したストライプ１０１、１０２、１０３、１０４にあ
り、図２の断面に対して垂直な縦方向を持っている。こ
れらの導電ストライプ１０１、１０２、１０３、１０４
は、図１の平面図で敷設された第２の導電層を形成す
る。絶縁材料が、第２の導電層のストライプの間のスペ
ースを充填する。導電材料は、アルミニウムのような金
属材料の層であって良い。絶縁材料が導電材料の第２の
層を覆う。

【００２２】導電材料の第３の層が偶数番号の行に関連
したストライプ１１１、１１２、１１３、１１４にあ
り、やはり図２の断面に対して垂直な縦方向を有する。
この第３の導電層が、第２の導電層を覆う絶縁物の上に
ある。

【００２３】第２の層のストライプの間、並びに導電材
料の第３の層のストライプの間のスペースが、導電材料
の夫々のストライプの幅に等しいか又はそれより大きい
ことに注意されたい。このメモリ装置の全体の幅が制限
された場合、導電ストライプの間のこういうスペース
は、全ての導電ストライプを単一導電層内に配置した場
合に必要になるスペースより大きい。このため、多数の
導体層を使うと利点がある。これは、余分のピッチ、す
なわち、幅に導電ストライプのスペースを加えた値によ
り、装置内に残った製造上の不完全さが原因で生ずる同
じ層内のストライプの間の不良個所が一層少なくなるか
らである。

【００２４】図３には、図１の偶数番号の行の３−３断
面が示されている。多結晶シリコンのワード線ストライ
プ１０６が、絶縁体１００により、シリコン基板７０か
ら隔てられていることが示されている。導電パッド１２
１がコネクタ１２４により、ワード線ストライプ１０６
に接続される。導電パッド１２１、１２２がバイア１２
３によって相互接続される。導電ストライプ１０１がバ
イア１２５によって導電パッド１２２に接続される。こ
のため、ワード線ストライプ１０６は導電材料により、
導電層の内の第３の層の導電ストライプ１０１に接続さ
れる。その利点は、導電ストライプ１０１がワード線ス
トライプ１０６の方向と平行に伸び、ワード線自体より
も抵抗値が一層小さい通路になることである。別の利点
は、導電層の内の第３の層の導電ストライプが互いに実
質的に隔てられ、駄目にするような製造上の欠陥の問題
が避けられることである。

【００２５】図４には、図１の４−４断面が示されてい
る。多結晶シリコンのワード線ストライプ９６が、絶縁
体１００により、シリコン基板７０から隔てられること
が示されている。導電パッド１２７がコネクタ１２６に
より、ワード線ストライプ９６に接続される。導電スト
ライプ１１１がバイア１３０により、導電パッド１２７
に接続される。このため、ワード線ストライプ９６が導
電材料により、導電層の内の第２の層の導電ストライプ
１１１に接続される。導電ストライプ１１１がワード線
ストライプ９６の方向と実効的に平行に伸び、抵抗値を
小さくすることが有利である。導電層の内の第２の層の
導電ストライプが実質的に互いに隔てられていて、こう
して製造中に、駄目にするような欠陥を含むことを避け
るようになっているのも有利である。

【００２６】この発明の実施例を好ましい実施例につい
て詳しく説明したが、以上の説明は例に過ぎず、この発
明を制約するものと解してはならないことを承知された
い。例えば、この発明の多重レベル・ストラップ方式
は、１行のメモリ・セルの一部分を選択的に付勢するた
めに、マスター・ワード線及びアドレス信号が個々の選
択回路を付能するセグメント分割のワード線の設計にも
用いることができる。更に、この発明の多重レベル・ス
トラップ方式は、改良された信頼性及び配置効率を希望
するビット線やその他の相互接続にも用いることができ
る。

【００２７】メモリ装置の実施例を説明した。この実施
例並びにこれから明らかなその他の実施例は、特許請求
の範囲に含まれることを承知されたい。

【００２８】以上の説明に関し、更に以下の項目を開示
する。 （１） 行及び列に分けて配置された記憶セルのアレイ
であって、各々の記憶セルはゲート電極を持つ移送トラ
ンジスタを含み、記憶セルの各行はその行のゲート電極
を相互接続するワード線を持つ前記アレイと、ワード線
導体及びゲート電極に重なる第１の絶縁層と、第１の複
数個の導電ストライプを持ち、当該第１の導電層の各々
の導電ストライプが第１の絶縁層並びに異なる関連した
奇数番号の行の記憶セルに重なっていて、関連する奇数
番号の行のゲート電極を相互接続するワード線に接続さ
れた第１の導電層と、該第１の導電層のストライプを覆
う第２の絶縁体と、該第２の絶縁体によって前記第１の
導電層のストライプから隔てられている第２の導電層で
あって、該第２の導電層は第２の複数個の導電ストライ
プを含み、該第２の複数個の各々の導電ストライプは異
なる関連した偶数番号の行の記憶セルに重なっていて、
関連する偶数番号の行のゲート電極を相互接続するワー
ド線に接続されている前記第２の導電層を含む半導体メ
モリ装置。

【００２９】（２） （１）記載の半導体メモリ装置に
於いて、各々のワード線が多結晶シリコンである半導体
メモリ装置。 （３） （２）記載の半導体メモリ装置に於いて、第１
の導電層の導電ストライプを関連した奇数番号の行のワ
ード線に相互接続する第１の導電路を有する半導体メモ
リ装置。 （４） （３）記載の半導体メモリ装置に於いて、第２
の導電路が第２の導電層の導電ストライプを関連する偶
数番号の行のワード線に相互接続する半導体メモリ装
置。 （５） （４）記載の半導体メモリ装置に於いて、第１
の導電層の導電ストライプのピッチがワード線のピッチ
の２倍に大体等しく、第２の導電層の導電ストライプの
ピッチがワード線のピッチの２倍に大体等しい半導体メ
モリ装置。

【００３０】（６） 当該第１行の各々のメモリ・セル
が電極を持つトランジスタを含む第１行のメモリ・セル
と、第１行のメモリ・セルの電極を相互接続する第１の
導体と、当該第２行の各々のメモリ・セルが電極を持つ
トランジスタを含むような、第１行のメモリ・セルに隣
接する第２行のメモリ・セルと、前記第１の導体の上方
に隔たっていて、第２行のメモリ・セルの電極を相互接
続する第２の導体とを有する半導体メモリ装置。

【００３１】（７） （６）記載の半導体メモリ装置に
於いて、前記第２の導体が前記第１の導体とは異なる材
料で構成されている半導体メモリ装置。 （８） （６）記載の半導体メモリ装置に於いて、電極
がゲート電極である半導体メモリ装置。 （９） （８）記載の半導体メモリ装置に於いて、更
に、第１行のメモリ・セルのゲート電極を相互接続し、
絶縁層内の開口を介して前記第１の導体に接続された第
１のワード線と、第２行のメモリ・セルのゲート電極を
相互接続し、前記絶縁層内の別の開口を介して前記第２
の導体に接続された第２のワード線とを有する半導体メ
モリ装置。 （１０） （９）記載の半導体メモリ装置に於いて、前
記第１及び第２のワード線の各々が多結晶シリコンで構
成されている半導体メモリ装置。 （１１） （１０）記載の半導体メモリ装置に於いて、
前記第１及び第２のワード線の各々が多結晶シリコンの
セグメントで構成され、各々のセグメントが夫々の導体
に別々に接続されている半導体メモリ装置。 （１２） （６）記載の半導体メモリ装置に於いて、電
極がトランジスタのソース又はドレイン電極である半導
体メモリ装置。 （１３） （１２）記載の半導体メモリ装置に於いて、
更に、前記第１行のメモリ・セルの電極を相互接続し、
絶縁層内の開口を介して前記第１の導体に接続された第
１のビット線と、前記第２行のメモリ・セルの電極を相
互接続し、前記絶縁層内の別の開口を介して前記第２の
導体に接続された第２のビット線とを有する半導体メモ
リ装置。 （１４） （６）記載の半導体メモリ装置に於いて、更
に、第１の複数個のワード線セグメントと、第２の複数
個のワード線セグメントとを有し、前記第１の複数個の
各々のワード線セグメントは前記第１行のメモリ・セル
の複数個のトランジスタの電極を相互接続し、前記第１
の複数個の各々のワード線セグメントが別々の選択回路
によって前記第１の導体に結合され、前記第２の複数個
の各々のワード線セグメントは前記第２行のメモリ・セ
ルの複数個のトランジスタの電極を相互接続し、該第２
の複数個の各々のワード線セグメントが別々の選択回路
によって前記第２の導体に結合されている半導体メモリ
装置。 （１５） （１４）記載の半導体メモリ装置に於いて、
各々の選択回路が、アドレス信号並びに夫々の導体に印
加された別の信号に応答して、夫々のワード線セグメン
トを選択的に付勢する半導体メモリ装置。

【００３２】（１６） 半導体メモリ装置が記憶セルの
アレイを含む。各セルはゲート電極を持つ移送トランジ
スタを有する。別々のワード線３２が各行の記憶セルの
ゲート電極を相互接続する。第１の導電層がストライプ
３８を含む。各々のストライプは異なる行の記憶セルに
重なっていて、ワード線並びに異なる奇数番号の行の記
憶セルのゲート電極に接続される。絶縁体が第１の導電
層のストライプを取り囲んでいる。第１の導電層のスト
ライプから絶縁体によって隔てられた第２の導電層がス
トライプ３９を含み、第２の導電層の各々のストライプ
が異なる偶数番号の行の記憶セルに重なっていて、ワー
ド線並びに異なる偶数番号の行の記憶セルのゲート電極
に接続される。この配置により、高密度のメモリでワー
ド線のために生ずる寄生的な遅延が減少し、任意の１つ
のレベルの導体層のストライプの間の最小ピッチが高ま
る。

【図面の簡単な説明】

【図１】集積回路ランダムアクセス・メモリ装置に使わ
れるワード線の多重導体レベル配置の部分的な平面図。

【図２】図１の集積回路ランダムアクセス・メモリ装置
の平面図の２−２断面で切った断面図。

【図３】図１の３−３断面で切った偶数番号の行に対す
る断面図。

【図４】図１の平面図の４−４断面で切った奇数番号の
行に対する断面図。

【符号の説明】

２１、２２ アレイ ２３ 記憶セル ２５ 行 ３０ 列 ３２ ワード線 ３５ 第１導体レベル行線方形パッド ３７、３８ 第２導体レベル行線方形パッド ３９ 第３導体レベル延長行線 ４１ 通抜け導体接続部 ４３ 導電バイア １００ 絶縁層 １０１、１０２、１０３、１０４ 第２の層のストライ
プ １１１、１１２、１１３、１１４ 第３の層のストライ
プ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 行及び列に分けて配置された記憶セルの
   アレイであって、各々の記憶セルはゲート電極を持つ移
   送トランジスタを含み、記憶セルの各行はその行のゲー
   ト電極を相互接続するワード線を持つ前記アレイと、 ワード線導体及びゲート電極に重なる第１の絶縁層と、 第１の複数個の導電ストライプを持ち、当該第１の導電
   層の各々の導電ストライプが第１の絶縁層並びに異なる
   関連した奇数番号の行の記憶セルに重なっていて、関連
   する奇数番号の行のゲート電極を相互接続するワード線
   に接続された第１の導電層と、 該第１の導電層のストライプを覆う第２の絶縁体と、 該第２の絶縁体によって前記第１の導電層のストライプ
   から隔てられている第２の導電層であって、該第２の導
   電層は第２の複数個の導電ストライプを含み、該第２の
   複数個の各々の導電ストライプは異なる関連した偶数番
   号の行の記憶セルに重なっていて、関連する偶数番号の
   行のゲート電極を相互接続するワード線に接続されてい
   る前記第２の導電層を含む半導体メモリ装置。