KR20200020187A - 적층 영역을 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에 배치되며, 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물; 상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및 상기 제2 적층 영역을 관통하며 연장되어 상기 주변 회로 구조물 내의 주변 콘택 패드들과 연결되는 주변 콘택 구조물들을 포함한다. 상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고, 상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고, 상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 일체로 형성되고, 상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 접촉하며 경계면을 형성한다.

Description

적층 영역을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING STACK REGION}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 주변 콘택 구조물에 의해 관통될 수 있는 적층 영역을 포함하는 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 게이트 패턴들을 기판의 수직 방향으로 적층시키는 3차원 구조의 반도체 소자가 개발되고 있지만, 적층되는 게이트 패턴들의 수를 점점 증가시키면서, 예상치 못한 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에 배치되며, 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물; 상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및 상기 제2 적층 영역을 관통하며 연장되어 상기 주변 회로 구조물 내의 주변 콘택 패드들과 연결되는 주변 콘택 구조물들을 포함한다. 상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고, 상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고, 상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 일체로 형성되고, 상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 접촉하며 경계면을 형성한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에 배치되며, 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 블록 분리 구조물들; 상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및 상기 제2 적층 영역을 관통하는 주변 콘택 구조물들을 포함한다. 상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고, 상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고, 상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 서로 동일한 두께를 가지며 서로 동일한 물질로 형성되고, 상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 동일한 두께를 가지며 서로 다른 물질로 형성되고, 서로 인접하는 한 쌍의 상기 블록 분리 구조물들 사이에서, 상기 제2 층들 중 최하위에 위치하는 최하위 층은 서로 전기적으로 절연되는 복수개의 하부 선택 게이트 라인들로 분리되고, 최상위에 위치하는 최상위 층은 서로 전기적으로 절연되는 복수개의 상부 선택 게이트 라인들로 분리되고, 상기 최하위 층과 상기 최상위 층 사이의 어느 하나의 중간 층은 하나의 워드라인으로 구성된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물; 상기 하부 구조물 상의 제1 측 영역, 제2 측 영역, 및 상기 제1 및 제2 측 영역들 사이의 메모리 어레이 영역; 상기 하부 구조물 상에 배치되며 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물; 상기 메모리 어레이 영역 내에서 상기 적층 구조물의 상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및 상기 적층 구조물의 상기 제2 적층 영역을 관통하며 연장되어, 상기 주변 회로 구조물의 주변 콘택 패드와 전기적으로 연결되는 주변 콘택 구조물을 포함한다. 상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고, 상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고, 상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 경계면 없이 연속적으로 이어지고, 상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 접촉하며 경계면을 형성한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 메모리 셀 어레이 영역의 양 측에 형성되는 제1 및 제2 측 영역들 내에 주변 콘택 구조물이 관통할 수 있는 적층 영역을 배치함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역의 일부를 개념적으로 나타낸 회로도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소를 설명하기 위하여 개념적으로 나타낸 개략적인 단면도이다.
도 10 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타내는 도면들이다.
도 12 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이다.
도 16a 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 19 내지 도 22b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 23 내지 도 25b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 26 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도들이다.
도 28 내지 도 29c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 30 및 도 31은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 도면들이다.
도 32 내지 도 33b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 도면들이다.
도 34는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타내는 공정 흐름도이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자에서, 도 1에서 설명한 상기 메모리 어레이 영역(MA) 내의 메모리 블록들(BLK)를 설명하기 위하여 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 도 1에서 설명한 상기 메모리 어레이 영역(MA)의 상기 복수의 메모리 블록들(BLK)은 제1 수평 방향(X)으로 연장되며 제2 수평 방향(Y)으로 서로 이격되면서 차례로 배열될 수 있다. 상기 메모리 블록들(BLK)을 포함하는 상기 메모리 어레이 영역(MA)은 하부 구조물(40) 상에 배치될 수 있다.
상기 제1 및 제2 수평 방향들(X, Y)은 상기 하부 구조물(40)의 상부면과 평행할 수 있고, 상기 제2 수평 방향(Y)은 상기 제1 수평 방향(X)과 수직한 방향일 수 있다.
상기 하부 구조물(40) 상에 분리 구조물들(169)이 배치될 수 있다. 상기 분리 구조물들(169)은 상기 메모리 블록들(BLK)을 서로 이격시키는 블록 분리 구조물들(169a)을 포함할 수 있다. 상기 메모리 블록들(BLK)의 각각은 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에 배치될 수 있다. 따라서, 상기 메모리 블록들(BLK)은 상기 블록 분리 구조물들(169a)에 의해 상기 제2 수평 방향(Y)으로 이격 또는 분리될 수 있다.
다음으로, 도 3을 참조하여 도 1 및 도 2에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(MA)의 상기 메모리 블록들(BLK) 내의 회로의 예시적인 예를 설명하기로 한다. 도 3은 상기 메모리 어레이 영역(MA)의 메모리 블록들(BLK) 중 어느 하나의 메모리 블록(BLK)의 회로를 개념적으로 나타낸 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
예시적인 예에서, 상기 복수의 셀 스트링(CSTR)의 각각은 상기 더미 셀(DMC)을 포함할 수 있다. 예를 들어, 상기 더미 셀(DMC)은 상기 상부 선택 트랜지스터(SST)와 상기 복수의 메모리 셀(MCT) 사이에 배치될 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 복수의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다. 상기 더미 셀(MC)은 더미 워드라인(DWL)과 연결될 수 있다. 상기 하부 선택 트랜지스터(GST)는 복수개가 배치될 수 있으며, 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 접지 선택 라인(GSL)은 복수개의 접지 선택 라인들(GSL1a, GSL2a)을 포함할 수 있다. 상기 공통 소스 라인(CSL)은 상기 하부 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
예시적인 예에서, 상기 복수의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 개수는 복수의 접지 선택 라인들(GSL1a, GSL2a)의 개수 보다 많을 수 있다.
다음으로, 도 4 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 4 내지 도 8에서, 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타내는 평면도이고, 도 5는 도 4의 일부 구성요소를 나타내는 평면도이고, 도 6은 도 4의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 7a는 도 6의 I-I'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 7b는 도 6의 II-II'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 7c는 도 6의 III-III'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 7d는 도 6의 IV-IV'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 8은 도 7d의 'B'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 4 내지 도 8을 참조하면, 하부 구조물(40)이 제공될 수 있다. 상기 하부 구조물(40)은 반도체 기판을 포함할 수 있다. 예를 들어, 상기 하부 구조물(40)은 제1 기판(50), 제1 기판(50) 상의 주변 회로 구조물(60), 상기 주변 회로 구조물(60) 상의 제2 기판(90) 및 중간 절연 층(92)을 포함할 수 있다.
예시적인 예에서, 상기 제1 기판(50)은 단결정 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
예시적인 예에서, 상기 주변 회로 구조물(60)은 도 1에서 설명한 상기 로우 디코더(3), 상기 페이지 버퍼(4), 및/또는 상기 컬럼 디코더(5)를 포함할 수 있다.
상기 주변 회로 구조물(60)은 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있는 주변 배선 구조물(62), 및 상기 주변 트랜지스터들(PTR) 및 상기 주변 배선 구조물(62)을 덮는 하부 절연 층(70)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)은 상기 제1 기판(50)에서 필드 영역들(55f)에 의해 한정될 수 있는 활성 영역들(55a) 상에 형성될 수 있다.
상기 주변 배선 구조물(62)은 다층 구조의 주변 배선들(64, 66)을 포함할 수 있다. 예를 들어, 상기 주변 배선들(64, 66)은 상대적으로 하부에 위치하는 하부 주변 배선들(64) 및 상대적으로 상부에 배치되는 상부 주변 배선들(66)을 포함할 수 있다.
상기 주변 배선 구조물(62)의 상기 상부 주변 배선들(66)은 주변 콘택 패드들(66a)을 포함할 수 있다. 상기 주변 배선들(64, 66)은 텅스텐 또는 구리 등과 같은 금속성 물질로 형성될 수 있다.
예시적인 예에서, 상기 제2 기판(90)은 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 제2 기판(90)은 개구부들(90o)을 가질 수 있다.
상기 중간 절연 층(92)은 상기 제2 기판(90)과 동일한 레벨에 배치될 수 있다. 상기 중간 절연 층(92) 중 일부(92a)는 상기 제2 기판(90)의 상기 개구부들(90o)을 채울 수 있고, 상기 중간 절연 층(92)의 나머지 부분(92b)은 상기 제2 기판(90) 주위를 둘러싸도록 배치될 수 있다.
상기 중간 절연 층(92) 중에서, 상기 제2 기판(90)의 상기 개구부들(90o)을 채우는 부분(92a)을 '갭필 절연 층(92a)'으로 지칭하고, 나머지 부분을 '중간 절연 층(92b)'으로 지칭하기로 한다.
상기 하부 구조물(40) 상에 도 1 및 도 2에서 설명한 것과 같은 메모리 어레이 영역(MA)이 배치될 수 있다. 상기 하부 구조물(40) 상에 제1 측 영역(SA1) 및 제2 측 영역(SA2)이 배치될 수 있다. 상기 메모리 어레이 영역(MA)은 상기 제1 측 영역(SA1) 및 상기 제2 측 영역(SA2) 사이에 배치될 수 있다.
상기 하부 구조물(40) 상에 분리 구조물들(169)이 배치될 수 있다. 상기 분리 구조물들(169)은 블록 분리 구조물들(169a) 및 보조 분리 구조물들(169b, 169c, 169d)을 포함할 수 있다. 상기 분리 구조물들(169)의 각각은 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 수평 방향(X)은 상기 하부 구조물(40)의 상기 제2 기판(90)의 상부면(90s)과 평행한 방향일 수 있다.
예시적인 예에서, 상기 분리 구조물들(169)의 각각은 분리 패턴(도 8의 168) 및 상기 분리 패턴(도 8의 168)의 측면 상의 분리 스페이서(도 8의 167)를 포함할 수 있다. 상기 분리 패턴(168)은 도전성 물질로 형성될 수 있고, 상기 분리 스페이서(167)는 절연성 물질로 형성될 수 있다.
상기 블록 분리 구조물들(169a)은 상기 제1 측 영역(SA1), 상기 메모리 어레이 영역(MA) 및 상기 제2 측 영역(SA2)을 가로지를 수 있다. 상기 블록 분리 구조물들(169a)은 도 2에서 설명한 것과 같은 상기 메모리 블록들(BLK)을 서로 이격시키면서 분리할 수 있다. 따라서, 상기 블록 분리 구조물들(169a) 중 서로 인접하는 한 쌍의 블록 분리 구조물들 사이에는 앞에서 설명한 것과 같은 하나의 메모리 블록(BLK)이 배치될 수 있다.
상기 보조 분리 구조물들(169b, 169c, 169d)은 상기 블록 분리 구조물들(169a) 사이에 배치되며, 상기 블록 분리 구조물들(169a) 보다 짧은 길이를 가질 수 있다.
상기 보조 분리 구조물들(169b, 169c, 169d)은 상기 메모리 어레이 영역(MA)을 가로지르며 상기 제1 및 제2 측 영역들(SA1, SA2)의 일부 내로 연장되는 제1 보조 분리 구조물들(169b) 및 상기 제1 및 제2 측 영역들(SA1, SA2) 중 어느 한 영역에 위치하며 상기 제1 보조 분리 구조물들(169b)의 끝 부분과 마주보는 끝 부분을 갖는 제2 보조 분리 구조물들(169c), 상기 제2 보조 분리 구조물들(169c)의 양 옆에 배치되는 제3 보조 분리 구조물들(169d)을 포함할 수 있다. 상기 보조 분리 구조물들(169b, 169c, 169d)은 서로 이격될 수 있다.
상기 하부 구조물(40) 상에 적층 구조물(160)이 배치될 수 있다. 상기 적층 구조물(160)은 상기 하부 구조물(40)의 상기 제2 기판(90) 및 상기 갭필 절연 층(92a) 상에 배치될 수 있다. 상기 적층 구조물(160)은 상기 메모리 어레이 영역(MA) 상에 배치되며 상기 제1 및 제2 측 영역들(SA1, SA2) 내로 연장될 수 있다.
상기 적층 구조물들(160)은 상기 블록 분리 구조물들(169a)에 의해 서로 이격되는 복수개의 적층 구조물들을 포함할 수 있다.
상기 블록 분리 구조물들(169a)은 상기 적층 구조물(160)의 상기 제1 수평 방향(X)의 길이 보다 긴 길이를 가질 수 있으며, 상기 적층 구조물(160)을 제2 수평 방향(Y)으로 분리시킬 수 있다. 상기 제2 수평 방향(Y)은 상기 제2 기판(90)의 상부면(90s)과 평행하며 상기 제1 수평 방향(X)과 수직한 방향일 수 있다. 예를 들어, 서로 분리되는 상기 적층 구조물(160) 중에서, 서로 인접하는 제1 적층 구조물(도 4의 160_1) 및 제2 적층 구조물(도 4의 160_2)은 상기 제1 및 제2 적층 구조물들(160_1, 160_2) 사이를 지나는 블록 분리 구조물(169a)에 의해 서로 이격되며 분리될 수 있다.
이하에서, 상기 적층 구조물(160)은 상기 블록 분리 구조물들(169a)에 의해 복수개로 분리될 수 있으므로, 상기 적층 구조물(160)은 복수개의 적층 구조물들로 설명하기로 한다.
상기 보조 분리 구조물들(169b)은 상기 적층 구조물들(160)의 상기 제1 수평 방향(X)의 길이 보다 짧은 길이를 가지며, 상기 적층 구조물들(160)을 관통할 수 있다.
상기 적층 구조물들(160)은 제1 적층 영역(160a) 및 제2 적층 영역(160b)을 포함할 수 있다. 상기 제1 적층 영역(160a)은 교대로 반복적으로 적층되는 제1 층들(103, 109, 114, 116) 및 제2 층들(158)을 포함할 수 있다. 상기 제2 적층 영역(160b)은 교대로 반복적으로 적층되는 제3 층들(103a, 109a, 114a) 및 제4 층들(106)을 포함할 수 있다.
예시적인 예에서, 상기 블록 분리 구조물들(169a)에 의해 분리되는 상기 적층 구조물들(160)의 각각은 상기 제1 적층 영역(160a) 및 상기 제2 적층 영역(160b)을 포함할 수 있다.
예시적인 예에서, 상기 제2 적층 영역들(160b)은, 평면으로 보았을 때, 지그 재그로 배열될 수 있다.
예시적인 예에서, 상기 제2 적층 영역(160b)은 상기 제1 및 제2 측 영역들(SA1, SA2) 중 어느 하나의 측 영역에 배치될 수 있다.
예시적인 예에서, 상기 적층 구조물들(160)에서, 상기 제2 적층 영역(160b)이 위치하는 영역 이외의 영역은 상기 제1 적층 영역(160a)으로 볼 수 있다. 따라서, 상기 제1 적층 영역(160a)은 상기 메모리 어레이 영역(MA) 전체에 걸쳐서 배치되며 상기 제1 및 제2 측 영역들(SA1, SA2) 중 상기 제2 적층 영역(160b)이 위치하지 않는 영역에 배치될 수 있다.
상기 제1 및 제2 적층 영역들(160a, 160b)에서, 상기 제1 적층 영역(160a)은 상기 분리 구조물들(169)과 접촉할 수 있고, 상기 제2 적층 영역(160b)은 상기 분리 구조물들(169)과 이격될 수 있다.
각각의 상기 적층 구조물들(160)은 상기 제1 및 제2 측 영역들(SA1, SA2) 내에서 계단 모양으로 배열되는 패드 영역들(158P, 106P)을 포함할 수 있다. 상기 제1 및 제2 측 영역들(SA1, SA2)은 계단 모양으로 배열되는 상기 패드 영역들(158P, 106P)이 위치하는 영역일 수 있다. 상기 패드 영역들(158P, 106P)은 게이트 패드 영역들(158P) 및 더미 패드 영역들(106P)을 포함할 수 있다.
상/하부로 인접하는 하나의 제1 층(114) 및 하나의 제2 층(158M)을 하나의 계단 높이라고 하였을 때, 상기 패드 영역들(158P, 106P)의 계단 모양은 도 7a 및 도 7b와 같은 단면으로 보았을 때, 상기 메모리 어레이 영역(MA)으로부터 멀어지는 상기 제1 수평 방향(X)으로 갈수록, 하나의 계단 높이 만큼 낮아지는 계단 모양, 하나의 계단 높이 만큼 높아지는 계단 모양, 복수개(e.g., 4개)의 계단 높이 만큼 낮아지는 계단 모양, 및 하나의 계단 높이 만큼 낮아지는 계단 모양을 포함할 수 있다. 상기 패드 영역들(158P, 106P)의 계단 모양은 도 7d과 같은 단면, 즉 상기 제2 수평 방향(Y)으로 보았을 때, 어느 하나의 계단에서 양 옆으로 하나의 계단 높이만큼 낮아지는 계단 모양일 수 있다. 상기 패드 영역들(158P, 106P) 중에서, 상기 게이트 패드 영역들(158P) 및 상기 더미 패드 영역들(106P)은 상술한 계단 모양을 같이 형성할 수 있다.
본 발명의 기술적 사상은 도 6, 도 7a, 도 7b 및 도 7d에 도시된 상기 패드 영역들(158P, 106P)의 계단 모양에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 다양한 형태로 형성될 수 있는 상기 패드 영역들(158P, 106P)의 계단 모양을 모두 포함할 수 있다.
예시적인 예에서, 상기 제2 층들(158)은 게이트 패턴들일 수 있다. 예를 들어, 상기 제2 층들(158)은 상기 하부 구조물(40) 상의 상기 메모리 어레이 영역(MA) 내에서 수직 방향(Z)으로 서로 이격되면서 적층되고, 상기 하부 구조물(40) 상의 상기 제1 및 제2 측 영역들(SA1, SA2) 내로 연장될 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(40)의 상부면, 즉 상기 제2 기판(90)의 상부면(90s)과 수직한 방향일 수 있다.
예시적인 예에서, 상기 제2 층들(158)은 최하위 층(158L), 최상위 층(158U), 및 상기 최하위 층(158L)과 상기 최상위 층(158U) 사이의 중간 층들(158M)을 포함할 수 있다.
상기 최하위 층(158L)은 '최하위 게이트 패턴'으로 지칭될 수 있고, 상기 최상위 층(158U)은 '최상위 게이트 패턴'으로 지칭될 수 있고, 상기 중간 층들(158M)은 '중간 게이트 패턴들'로 지칭될 수 있다.
예시적인 예에서, 상기 중간 게이트 패턴들(158M)의 각각은 상기 게이트 패드 영역들(158P) 에서 두께가 증가될 수 있다. 예를 들어, 상기 중간 게이트 패턴들(158M)은 상기 메모리 어레이 영역(MA)에서 제1 두께를 갖고, 상기 제1 및 제2 측 영역들(SA1, SA2) 내로 상기 제1 두께로 연장되고, 상기 게이트 패드 영역들(159P)에서 상기 제1 두께 보다 큰 제2 두께를 가질 수 있다.
예시적인 예에서, 상기 제2 층들(158)의 각각은 서로 다른 제1 물질 층(도 8의 156) 및 제2 물질 층(도 8의 157)을 포함할 수 있다. 일 예에서, 상기 제1 물질 층(156)은 알루미늄 산화물 등과 같은 유전체로 형성될 수 있고, 상기 제2 물질 층(157)은 도우프트 실리콘, 금속 질화물(e.g., TiN) 및 금속(e.g., W) 중 어느 하나 또는 둘 이상을 포함하는 도전성 물질로 형성될 수 있다. 상기 제1 물질 층(156)은 상기 제2 물질 층(157)의 상부면 및 하부면을 덮으며 상기 제2 물질 층(157)의 일부 측면으로 연장될 수 있다. 상기 분리 구조물들(169)과 마주보는 상기 제2 물질 층(157)의 측면은 상기 제1 물질 층(156)에 의해 덮이지 않을 수 있다.
상기 제1 층들(103, 109, 114, 116)은 층간 절연 층들일 수 있다. 예를 들어, 층간 절연 층들일 수 있는 상기 제1 층들(103, 109, 114, 116)은 최하위 층간 절연 층(103), 하부 층간 절연 층(109), 중간 층간 절연 층들(114), 및 상부 층간 절연 층(116)을 포함할 수 있다. 상기 제1 층들(103, 109, 114, 116)은 실리콘 산화물로 형성될 수 있다.
상기 최하위 층간 절연 층(103)은 상기 하부 구조물(40) 상에 배치되며 상기 하부 게이트 패턴(158L) 아래에 배치될 수 있다. 상기 하부 층간 절연 층(109)은 상기 최하위 층간 절연 층(103) 상에 배치되며 상기 하부 게이트 패턴(158L)을 덮고, 상기 중간 게이트 패턴들(158M) 중 최하위의 중간 게이트 패턴 아래에 배치될 수 있다. 상기 중간 층간 절연 층들(114)의 각각은 상기 하부 게이트 패턴(158L) 상부에 위치하는 중간 및 상부 게이트 패턴들(158M, 158U) 중 상기 수직 방향(Z)으로 서로 이격되는 두 개의 게이트 패턴들 사이에 배치될 수 있다. 상기 상부 층간 절연 층(116)은 상기 상부 게이트 패턴(158U) 상에 배치될 수 있다.
예시적인 예에서, 상기 제4 층들(106) 중 최하위에 위치하는 제4 층의 상부에 위치하는 제4 층들(106)의 각각은 베이스(106a) 및 돌출 부(106b)를 포함할 수 있다. 상기 돌출 부(106b)는 계단 모양으로 배열되는 상기 제4 층들(106)의 상기 더미 패드 영역들(106P)에서 상기 베이스(106a) 상에 배치될 수 있다. 따라서, 상기 제4 층들(106)의 상기 돌출 부들(106b)은 상기 패드 영역들(106P)에 배치될 수 있기 때문에, 다른 돌출부들과 중첩하지 않을 수 있다. 상기 제4 층들(106)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 베이스(106a) 및 상기 돌출부(106b)는 실리콘 질화물로 형성될 수 있다.
예시적인 예에서, 상기 제2 층들(158)과 상기 제4 층들(106) 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 층들(158) 및 제4 층들(106)은 서로 접촉하며 경계면(160s)을 형성할 수 있다.
예시적인 예에서, 상기 제2 층들(158)과 상기 제4 층들(106) 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 층들(158) 및 제4 층들(106)은 서로 동일한 두께를 가질 수 있다.
예시적인 예에서, 상기 제2 층들(158)과 상기 제4 층들(106)은 서로 다른 물질로 형성될 수 있다.
예시적인 예에서, 상기 제1 층들(103, 109, 114, 116)과 상기 제3 층들(103a, 109a, 114a) 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 상기 제1 층들(103, 109, 114)과 상기 제3 층들(103a, 109a, 114a)은 경계면 없이 연속적으로 이어지며 일체로 형성될 수 있다. 따라서, 상기 제1 층들(103, 109, 114, 116)과 상기 제3 층들(103a, 109a, 114a)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 제1 층들(103, 109, 114, 116)과 상기 제3 층들(103a, 109a, 114a) 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 상기 제1 층들(103, 109, 114)과 상기 제3 층들(103a, 109a, 114a)은 서로 동일한 두께를 가질 수 있다.
상기 상부 층간 절연 층(116)과 공면을 이루며, 상기 제1 및 제2 측 영역들(SA1, SA2)의 상기 적층 구조물(160)을 덮는 제1 캐핑 절연 층(133)이 배치될 수 있다.
상기 상부 층간 절연 층(116) 및 상기 제1 캐핑 절연 층(133) 상에 차례로 적층되는 제2 캐핑 절연 층(149), 제3 캐핑 절연 층(172) 및 제4 캐핑 절연 층(174)이 배치될 수 있다. 상기 제1 내지 제4 캐핑 절연 층들(133, 149, 172, 174)은 실리콘 산화물로 형성될 수 있다.
상기 제2 층들(158) 중 최상위 게이트 패턴(158U)을 관통하며 가로지르는 절연성 패턴들(134)이 배치될 수 있다. 일 예에서, 상기 절연성 패턴들(134)은 상기 최상위 게이트 패턴(158U)을 관통하며 아래로 연장되어 상기 중간 게이트 패턴들(158M) 중 상기 최상위 게이트 패턴(158U) 바로 아래에 위치하는 중간 게이트 패턴을 관통하며 가로지를 수 있다. 따라서, 상기 최상위 게이트 패턴(158U) 및 상기 최상위 게이트 패턴(158U) 바로 아래의 중간 게이트 패턴(158M)은 상기 분리 구조물들(169) 및 상기 절연성 패턴들(134)에 의해 상기 제2 수평 방향(Y)으로 서로 이격되면서 분리될 수 있다. 이와 같이, 상기 분리 구조물들(169) 및 상기 절연성 패턴들(134)에 의해 분리되는, 상기 최상위 게이트 패턴(158U) 및 상기 최상위 게이트 패턴(158U) 바로 아래의 중간 게이트 패턴(158M)은 앞에서 설명한 스트링 선택 라인들(SSL)일 수 있다.
상기 중간 게이트 패턴들(158M) 중에서, 최상위에 위치하는 중간 게이트 패턴이 상술한 스트링 선택 라인인 경우에, 나머지 중간 게이트 패턴들(158M)은 앞에서 설명한 워드라인들(WL) 및 더미 워드라인(DWL)을 포함할 수 있다. 예를 들어, 상기 중간 게이트 패턴들(158M) 중에서, 스트링 선택 라인 일 수 있는 최상위에 위치하는 중간 게이트 패턴 바로 아래의 중간 게이트 패턴과, 최하위에 위치하는 중간 게이트 패턴은 더미 워드라인(DWL)일 수 있고, 나머지 중간 게이트 패턴들은 상술한 워드라인들(WL)일 수 있다. 상기 최하위 게이트 패턴(158L)은 앞에서 설명한 접지 선택 라인(GSL)일 수 있다.
따라서, 상기 제2 층들(158) 중 몇몇(158U)은 상기 스트링 선택 라인(SSL)을 구성할 수 있고, 상기 제2 층들(158) 중 몇몇(158M)은 상기 워드라인들(WL)을 구성할 수 있고, 상기 제2 층들(158) 중 몇몇(158L)은 상기 접지 선택 라인(GSL)을 구성할 수 있다.
상기 메모리 어레이 영역(MA) 내에서 상기 적층 구조물(160)의 상기 제1 적층 영역(160a)을 관통하는 수직 채널 구조물들(146)이 배치될 수 있다. 상기 수직 채널 구조물들(146)은 상기 제1 적층 영역(160a)을 관통하며 상기 제2 캐핑 절연 층(149)을 관통할 수 있다. 이와 같은 상기 수직 채널 구조물들(146)에 대하여 도 9를 참조하여 설명하기로 한다. 도 9는 수직 채널 구조물(146)을 설명하기 위하여 하나의 수직 채널 구조물(146) 및 상기 제2 층들(158)을 개략적으로 나타낸 개념적인 단면도이다. 이하에서, 보다 쉬운 이해를 위하여, 상기 제2 층들(158)은 게이트 패턴들(158)로 지칭해서 설명하기로 한다.
도 9를 참조하면, 상기 수직 채널 구조물(146)은 채널 반도체 층(140) 및 상기 채널 반도체 층(140)과 상기 게이트 패턴들(158) 사이에 배치되는 게이트 유전체 구조물(138)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물(146)은 반도체 패턴(136), 상기 반도체 패턴(136) 상의 수직 코어 패턴(142), 상기 수직 코어 패턴(142) 상의 패드 패턴(144)을 더 포함할 수 있다.
상기 채널 반도체 층(140)은 상기 반도체 패턴(136)과 접촉하며 상기 수직 코어 패턴(142)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(138)은 상기 채널 반도체 층(140)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(136)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 수직 코어 패턴(142)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(144)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(144)은 상기 상부 게이트 패턴(158U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(146)의 상기 패드 패턴(144)은 비트라인 콘택 플러그(도 7a 내지 도 7c의 180)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)과 마주보는 측면을 가질 수 있다. 상기 수직 채널 구조물(146)은 상기 게이트 패턴들(158L, 158M, 158U)을 관통할 수 있다. 상기 수직 채널 구조물(146)이 상기 반도체 패턴(136)을 포함하는 경우에, 상기 반도체 패턴(136)은 상기 하부 게이트 패턴(158L)을 관통하고, 상기 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)을 관통할 수 있다. 상기 채널 반도체 층(140)은 폴리 실리콘 층으로 형성될 수 있다.
예시적인 예에서, 상기 반도체 패턴(136)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(136)은 상대적으로 하부에 위치하는 하부 채널 반도체 층으로 지칭되고, 상기 채널 반도체 층(140)은 상대적으로 상부에 위치하는 상부 채널 반도체 층으로 지칭될 수도 있다. 따라서, 상기 반도체 패턴(136)은 앞에서 설명한 채널 반도체 층(140)과 함께, 채널 반도체 층으로 지칭될 수도 있다.
상기 게이트 유전체 구조물(138)은 터널 유전체 층(138a), 정보 저장 층(138b) 및 블로킹 유전체 층(138c)을 포함할 수 있다.
상기 정보 저장 층(138b)은 상기 터널 유전체 층(128c) 및 상기 블로킹 유전체 층(138c) 사이에 배치될 수 있다. 상기 정보 저장 층(138b)은 상기 게이트 패턴(158)과 상기 채널 반도체 층(140) 사이에 배치될 수 있다.
상기 블로킹 유전체 층(138c)는 상기 정보 저장 층(138b)과 상기 적층 구조물(160) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 상기 정보 저장 층(138b)과 상기 채널 반도체 층(140) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(138c)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(138b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(138b)은 상기 채널 반도체 층(140)과 워드라인들(도 1 및 도3의 WL)일 수 있는 중간 게이트 패턴들(158M) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(140)으로부터 상기 터널 유전체 층(138a)을 통하여 상기 정보 저장 층(138b) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(138b) 내에 트랩된 전자를 소거할 수 있다.
따라서, 상술한 바와 같이, 상기 중간 게이트 패턴들(158M) 중에서, 상기 워드라인들(도 1 및 도 3의 WL)일 수 있는 중간 게이트 패턴들과 상기 채널 반도체 층(140) 사이에 위치하는 상기 정보 저장 층(138b)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 3에서 설명한 메모리 셀들(도 3의 MCT)을 구성할 수 있다.
다시, 도 4 내지 도 8을 참조하면, 상기 적층 구조물들(160)에서, 상기 제1 및 제2 측 영역들(SA1, SA2) 중 상기 제2 적층 영역(160b)이 위치하지 않는 측 영역(side region)에 위치하는 상기 제1 측 적층 영역(160a)의 패드 영역들(158P) 상에 게이트 콘택 구조물들(176)이 배치될 수 있다. 상기 게이트 콘택 구조물들(176)은 상기 제3 캐핑 절연 층(172) 및 상기 제2 캐핑 절연 층(149)을 차례로 관통하며 아래로 연장되어, 상기 게이트 콘택 구조물들(176)은 게이트 패턴들일 수 있는 상기 제2 층들(158)의 도전성 물질 층(도 8의 157)과 접촉할 수 있다. 상기 게이트 콘택 구조물들(176)은 도우프트 실리콘, 금속 질화물(e.g., TiN) 및 금속(e.g., W) 중 어느 하나 또는 둘 이상을 포함하는 도전성 물질로 형성될 수 있다.
상기 게이트 콘택 구조물들(176)은 게이트 패턴들일 수 있는 상기 제2 층들(158) 중에서, 반도체 소자의 동작에 이용될 수 있는 게이트 패턴들과 접촉하는 스트링 선택 게이트 콘택 구조물들(176a, 176b), 워드라인 콘택 구조물들(176c) 및 접지 선택 콘택 구조물들(176d)을 포함할 수 있고, 반도체 소자의 동작에 이용되지 않는 게이트 패턴들과 접촉하는 더미 콘택 구조물들(176e)을 포함할 수 있다.
상기 스트링 선택 게이트 콘택 구조물들(176a, 176b)은 앞에서 설명한 스트링 선택 라인(도 1의 SSL)일 수 있는 최상위 게이트 패턴(158U)과 접촉하는 제1 스트링 선택 게이트 콘택 구조물(176a) 및 상기 최상위 게이트 패턴(158U) 바로 아래의 앞에서 설명한 스트링 선택 라인(도 1의 SSL)일 수 있는 중간 게이트 패턴(158M)과 접촉하는 제2 스트링 선택 게이트 콘택 구조물(176b)을 포함할 수 있다. 상기 워드라인 콘택 구조물들(176c)은 상기 중간 게이트 패턴들(158M) 중에서 앞에서 설명한 워드라인들(도 1의 WL)일 수 있는 중간 게이트 패턴들과 접촉할 수 있다. 상기 접지 선택 콘택 구조물들(176d)은 앞에서 설명한 접지 선택 라인(도 1 및 도 3의 GSL)일 수 있는 상기 최하위 게이트 패턴(158L)과 접촉할 수 있다.
상기 주변 콘택 패드들(66a)과 접촉하며 상부로 연장되어, 상기 갭필 절연 층(92a) 및 상기 제2 적층 영역(160b)을 차례로 관통하고, 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 주변 콘택 구조물들(178)이 배치될 수 있다. 상기 주변 콘택 구조물들(178)은 도우프트 실리콘, 금속 질화물(e.g., TiN) 및 금속(e.g., W) 중 어느 하나 또는 둘 이상을 포함하는 도전성 물질로 형성될 수 있다.
상기 제3 캐핑 절연 층(174) 상에 배선 구조물들이 배치될 수 있다. 상기 배선 구조물들은 비트라인들(190)및 주변 회로 연결 배선들(194)을 포함할 수 있다. 상기 배선 구조물들은 텅스텐 또는 구리 등과 같은 도전성 물질로 형성될 수 있다.
상기 비트라인들(190)과 상기 수직 채널 구조물들(146)을 전기적으로 연결하는 비트라인 콘택 플러그들(180)이 배치될 수 있다. 상기 주변 회로 연결 배선들(194) 아래에 게이트 콘택 플러그들(184) 및 주변 콘택 플러그들(186)이 배치될 수 있다. 상기 게이크 콘택 플러그들(184)은 상기 게이트 콘택 구조물들(176) 중에서, 상기 스트링 선택 게이트 콘택 구조물들(176a, 176b), 상기 워드라인 콘택 구조물들(176c) 및 상기 접지 선택 콘택 구조물들(176d)과, 상기 주변 회로 연결 배선들(196)을 전기적으로 연결할 수 있다. 상기 주변 콘택 플러그들(186)은 주변 콘택 구조물들(178)과 상기 주변 회로 연결 배선들(196)을 전기적으로 연결할 수 있다.
다음으로, 상술한 최하위 게이트 패턴(158L) 및 상기 제4 층들(106) 중에서 최하위에 위치하는 최하위 제4 층(106L)에 대하여 도 6, 도 10a 내지 도 11c를 참조하여 설명하기로 한다. 도 10 내지 도 11c에서, 도 10a는 상기 최하위 게이트 패턴(158L)과 동일한 레벨에 위치하는 부분의 평면을 나타내는 평면도이고, 도 11a는 도 6 및 도 10a의 V-V'선을 따라 취해진 영역을 나타내는 단면도이고, 도 11b는 도 6 및 도 10a의 VI-VI'선을 따라 취해진 영역을 나타내는 단면도이고, 도 11c는 도 6 및 도 10a의 VII-VII'선을 따라 취해진 영역을 나타내는 단면도이다.
도 4 내지 도 6, 및 도 10 내지 도 11c를 참조하면, 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 최하위 게이트 패턴(158L)은 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)로 분리될 수 있다.
앞에서 상술한 바와 같이, 상기 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 제1 보조 분리 구조물들(169b) 및 상기 제2 보조 분리 구조물들(169c)은 서로 마주보는 끝 부분들을 가질 수 있다.
상기 제1 및 제2 보조 분리 구조물들(169b, 169c)의 끝 부분들 사이에 제1 분리 절연 층(108a)이 배치될 수 있다. 상기 제1 보조 분리 구조물들(169b)과 상기 제2 적층 영역(160b) 사이에 제2 분리 절연 층(108b)이 배치될 수 있다.
상기 제1 및 제2 보조 분리 구조물들(169b, 169c), 및 상기 제1 및 제2 분리 절연 층들(108a, 108b)은 상기 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)을 서로 이격시키면서 전기적으로 분리시킬 수 있다.
서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 제1 및 제2 보조 분리 구조물들(169b, 169c), 및 상기 제1 및 제2 분리 절연 층들(108a, 108b)에 의해 전기적으로 서로 분리되는 상기 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)은 접지 선택 라인들(도 1 및 도 3의 GSL)일 수 있다.
상기 제1 및 제2 분리 절연 층들(108a, 108b)은 상기 중간 게이트 패턴들(158M) 하부에 위치할 수 있다. 따라서, 상기 중간 게이트 패턴들(158M)은 상기 제1 및 제2 분리 절연 층들(108a, 108b)에 의해 분리되지 않기 때문에, 상기 제1 및 제2 보조 분리 구조물들(169b, 169c)에 의해 전기적으로 분리되지 않을 수 있다. 따라서, 상기 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 중간 게이트 패턴들(158M)의 각각은 전기적으로 분리되지 않는 하나의 도전성 물질 층(도 8의 157)을 포함할 수 있다.
따라서, 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 중간 게이트 패턴들(158M) 중 몇몇은 워드라인들(도 1의 WL)일 수 있고, 이러한 워드라인들(WL) 중 어느 하나의 워드라인(WL)의 아래에는 상기 제1 및 제2 보조 분리 구조물들(169b, 169c), 및 상기 제1 및 제2 분리 절연 층들(108a, 108b)에 의해 전기적으로 서로 분리되는 복수개의 접지 선택 라인들(도 1 및 도 3의 GSL)이 배치될 수 있다. 상기 제1 및 제2 분리 절연 층들(108a, 108b)은 상기 하부 층간 절연 층(109)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 분리 절연 층들(108a, 108b)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 제2 분리 절연 층(108b)은 상기 제2 적층 영역(160b)의 최하위에 제4 층(106L)과 상기 제1 보조 분리 구조물들(169b) 사이에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 12 내지 도 13b에서의 제2 분리 절연 층(108b')과 같이 변형될 수 있다. 이와 같이 변형된 제2 분리 절연 층(108b')에 대하여 도 12 내지 도 13b를 참조하여 설명하기로 한다. 도 12 내지 도 13b에서, 도 12는 변형된 최하위 게이트 패턴(158L')과 동일한 레벨에 위치하는 부분의 평면을 나타내는 평면도이고, 도 13a는 도 12의 VIa-VIa'선을 따라 취해진 영역을 나타내는 단면도이고, 도 13b는 12의 VII-VII'선을 따라 취해진 영역을 나타내는 단면도이다.
도 4 내지 도 6, 및 도 12 내지 도 13b를 참조하면, 변형된 제2 분리 절연 층(108b')은 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 제1 및 제2 측 영역들(SA1, SA2) 중 상기 제2 적층 영역(160b)이 위치하는 영역에 배치될 수 있고, 서로 인접하는 한 쌍의 블록 분리 구조물들(169a)과 접촉하며 상기 제1 보조 분리 구조물들(169b)과 접촉할 수 있다.
따라서, 상기 변형된 제2 분리 절연 층(108b')은 앞에서 도 10 내지 도 11c을 참조하여 상술한 상기 제1 및 제2 보조 분리 구조물들(169b, 169c), 및 상기 제1 분리 절연 층들(108a)과 함께, 상기 최하위 게이트 패턴(158L)을 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)을 서로 이격시키면서 전기적으로 분리시킬 수 있다. 이와 같이 전기적으로 분리될 수 있는 상기 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)의 끝 부분들은 상기 제2 분리 절연 층(108b)과 접촉할 수 있다.
상기 변형된 제2 분리 절연 층(108b')에 의해 상기 최하위 게이트 패턴(158L)으로부터 분리되고, 상기 제2 적층 영역(160b)과 접촉하는 최하위 플로팅 게이트 패턴(158L')이 배치될 수 있다. 상기 최하위 플로팅 게이트 패턴(158L')은 상기 복수개의 최하위 게이트 패턴들(158L1, 158L2, 158L3)과 이격될 수 있다. 상기 제1 및 제2 분리 절연 층들(108a, 108b')은 상기 하부 층간 절연 층(109)과 동일한 물질로 형성될 수 있다.
다시, 도 4 내지 도 8을 참조하면, 상술한 상기 제2 기판(90)의 상기 개구부(90o)은 어느 한쪽이 오픈된 형태로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 제2 기판(90)의 상기 개구부(90o)는 도 14에서와 같은 고립 형태의 개구부(90o')로 변형될 수도 있다. 여기서, 도 14는 상기 제2 기판(90)을 나타내는 평면도이다. 이와 같이 상기 제2 기판(90)이 고립 형태의 개구부(90o')를 가짐으로써, 상기 개구부(90o') 내의 상기 갭필 절연 층(도 7b의 92a)을 보다 일정한 두께를 갖도록 형성할 수 있다. 예를 들어, 상기 갭필 절연 층(도 7b의 92a)을 형성하는 것은 상기 제2 기판(90)을 패터닝하여 상기 개구부(90o')를 형성하고, 절연 물질 층을 증착하고, 화학 기계적 연마 공정(CMP)을 진행하는 것을 포함할 수 있다. 이 경우에, 고립 형태의 개구부(90o')는 CMP 공정에 의한 디싱(dishing) 현상이 발생하는 것을 억제할 수 있기 때문에, 상기 개구부(90o') 내의 상기 갭필 절연 층(도 7b의 92a)을 보다 일정한 두께로 형성할 수 있다.
다시, 도 4 내지 도 8을 참조하면, 평면으로 보았을 때, 상기 주변 콘택 구조물들(178)은 상기 제2 적층 영역(160b) 내에 모두 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 15에서와 같이, 상기 주변 콘택 구조물들(178) 중 일부 주변 콘택 구조물들(178')은 상기 제2 적층 영역(160b)을 벗어난 외측 영역 내에 배치될 수 있다. 여기서, 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타내는 평면도이다. 상기 제2 적층 영역(160b) 내에 배치되는 주변 콘택 구조물들은 내측 주변 콘택 구조물들(178)로 지칭할 수 있고, 상기 제2 적층 영역(160b)을 벗어난 외측 영역 내에 배치되는 주변 콘택 구조물들은 외측 주변 콘택 구조물들(178')로 지칭할 수 있다. 이와 같이, 상기 외측 주변 콘택 구조물들(178')을 배치함으로써, 상기 제2 적층 영역(160b) 내에 배치되는 내측 주변 콘택 구조물들(178)의 개수를 줄일 수 있다. 이와 같이 주변 콘택 구조물들(178, 178')을 배치함으로써, 서로 인접하는 주변 콘택 구조물들(178, 178') 사이의 간격을 증가시키거나, 또는 주변 콘택 구조물들(178, 178') 각각의 폭을 증가시킬 수 있기 때문에, 반도체 소자의 전기적 특성을 향상시킬 수 잇다.
앞의 실시예들에서, 도 4 내지 도 15를 참조하여 설명한 것과 같이, 게이트 패턴들일 수 있는 상기 제2 층들(158)과 상기 주변 회로 구조물(60)의 주변 콘택 패드들(66a)을 상기 제2 적층 영역(160b)을 관통하는 주변 콘택 구조물들(178)을 통하여 전기적으로 연결할 수 있다. 본 발명의 기술적 사상은 이와 같은 도 4 내지 도 15를 참조하여 설명한 실시예들에 더하여, 상기 비트라인들(190)과 상기 주변 회로 구조물(60)의 주변 콘택 패드들(66a)을 연결하는 실시예를 포함할 수 있다. 상기 비트라인들(190)과 상기 주변 콘택 패드들(66a)을 전기적으로 연결하는 실시예에 대하여, 도 16a 내지 도 18b를 참조하여 설명하기로 한다.
도 16a 내지 도 18b에서, 도 16a는 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타내는 평면도이고, 도 16b는 도 16a의 일부 구성요소를 나타내는 평면도이고, 도 17은 도 16a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 18a는 도 17의 IIa-IIa'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 18b는 도 17의 IIIa-IIIa'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다. 도 16a 내지 도 18b를 참조하여 설명하는 경우에, 도 4 내지 도 15를 참조하여 설명한 구성요소들은 별도의 설명 없이 직접적으로 인용하여 설명하거나, 또는 설명을 생략하기로 한다.
도 4 내지 도 15와 함께, 도 16a 내지 도 18b를 참조하면, 상술한 적층 구조물들(160)은 도 4 내지 도 15를 참조하여 설명한 것과 같은 상기 제1 및 제2 적층 구조물들(도 4 및 도 6의 160_1, 160_2)을 포함할 수 있다.
상기 제1 및 제2 적층 구조물들(도 4 및 도 6의 160_1, 160_2)의 각각은 앞에서 상술한 바와 같이 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에 배치될 수 있다.
예시적인 예에서, 상기 적층 구조물들(160)은 앞에서 상술한 상기 제1 및 제2 적층 구조물들(160_1, 160_2)과 함께, 제3 적층 구조물(160_3)을 더 포함할 수 있다. 상기 제3 적층 구조물(160_3)은 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에 위치할 수 있다.
상기 제3 적층 구조물(160_3)은 앞에서 상술한 상기 제1 적층 영역(160a)과 함께, 제3 적층 영역(160c)을 포함할 수 있다. 상기 제1 적층 영역(160a)은 앞에서 설명한 것과 같이, 교대로 반복적으로 적층되는 상기 제1 층들(103, 109, 114, 116) 및 상기 제2 층들(158)을 포함할 수 있다
상기 제3 적층 영역(160c)은 상기 메모리 어레이 영역(MA)을 가로지를 수 있다. 예시적인 예에서, 상기 제3 적층 영역(160c)은 상기 제1 수평 방향(X)으로 연장되어 상기 제1 측 영역(SA1) 및 상기 제2 측 영역(SA2)을 가로지를 수 있다. 상기 제3 적층 영역(160c)은 상기 제2 적층 영역(160b)과 동일한 물질 층들로 형성될 수 있다. 예를 들어, 상기 제3 적층 영역(160c)은 교대로 반복적으로 적층되는 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)을 포함할 수 있다.
따라서, 상기 제3 적층 구조물(160_3)은 서로 인접하는 한 쌍의 블록 분리 구조물들(169a)과 인접 또는 접촉하는 상기 제1 적층 영역(160a) 및 서로 인접하는 한 쌍의 블록 분리 구조물들(169a)과 이격되는 상기 제3 적층 영역(160c)을 포함할 수 있다.
상기 메모리 어레이 영역(MA) 내에서, 상기 제3 적층 영역(160c)을 관통하는 주변 콘택 구조물(178b)이 배치될 수 있다.
상기 제1 및 제2 측 영역들(SA1, SA2) 내에 배치되는 주변 콘택 구조물(178)은 '게이트 주변 콘택 구조물'로 지칭될 수 있고, 상기 메모리 어레이 영역(MA) 내에 배치되는 주변 콘택 구조물(178b)은 '비트라인 주변 콘택 구조물'로 지칭될 수 있다.
상기 제2 기판(90)은 상기 메모리 어레이 영역(MA) 아래의 내측 개구부(90oa)를 가질 수 있다. 상기 내측 개구부(90oa)를 채우는 갭필 절연 층(92c)이 배치될 수 있다.
상기 비트라인 주변 콘택 구조물(178b)은 상기 메모리 어레이 영역(MA) 내의 상기 제3 적층 영역(160c) 및 상기 메모리 어레이 영역(MA) 아래의 상기 갭필 절연 층(92c)을 관통하며 연장되어 상기 주변 회로 구조물(60)의 주변 콘택 패드(66b)와 접촉할 수 있다. 상기 비트라인 주변 콘택 구조물(178b)과 상기 비트라인(190)을 전기적으로 연결하는 비트라인 주변 콘택 플러그(186b)가 배치될 수 있다.
예시적인 예에서, 상기 제3 적층 영역(160c)은 상기 메모리 어레이 영역(MA)으로부터 상기 제1 측 영역(SA1)까지 연장될 수 있다. 따라서, 상기 제3 적층 영역(160c) 중에서, 상기 제1 측 영역(SA1)에 위치하는 영역은 앞에서 상술한 상기 제2 적층 영역(160b)과 동일할 수 있다. 따라서, 상기 제3 적층 영역(160c) 중에서, 상기 제1 측 영역(SA1)에 위치하는 영역을 관통하는 게이트 콘택 구조물(178)이 배치될 수 있다.
따라서, 상기 제3 적층 영역(160c)은 상기 메모리 어레이 영역(MA) 및 상기 제1 측 영역(SA1)에 걸쳐서 형성될 수 있으며, 상기 비트라인들(190)은 상기 메모리 어레이 영역(MA) 내에 위치하는 상기 제3 적층 영역(160c)의 부분을 관통하는 비트라인 주변 콘택 구조물(178b)을 통하여 상기 주변 회로 구조물(60) 내의 주변 회로, 예를 들어 페이지 버퍼(도 1의 4)와 전기적으로 연결될 수 있고, 게이트 패턴들일 수 있는 상기 제2 층들(158) 중 몇몇은 상기 제1 측 영역(SA1) 내에 위치하는 상기 제3 적층 영역(160c)의 부분을 관통하는 게이트 주변 콘택 구조물(178)을 통하여 상기 주변 회로 구조물(60) 내의 주변 회로, 예를 들어 로우 디코더(도 1의 3)와 전기적으로 연결될 수 있다.
다음으로, 도 19, 도 20, 도 21, 도 22a 및 도 22b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 19 내지 도 22b에서, 도 19는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 평면도이고, 도 20은 도 19의 일부 구성요소를 나타내는 평면도이고, 도 21은 도 19의 'Aa'로 표시된 부분을 확대한 부분 확대도이고, 도 22a는 도 21의 IIb-IIb'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 22b는 도 21의 IVa-IVa'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다. 이하에서, 도 19 내지 도 22b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하는 경우에, 앞의 도 4 내지 도 18b에서 설명된 구성요소들 중 중복되는 구성요소들은 별도의 설명 없이 직접적으로 인용하여 설명하고, 변형되는 구성요소들은 변형되는 부분만을 설명하기로 한다. 따라서, 이하에서 별도의 설명 없이 도 4 내지 도 18b에서 설명한 구성요소들이 직접 인용되는 경우에, 이러한 구성요소들은 앞의 도 4 내지 도 18b에서 설명한 내용으로 이해될 수 있다.
도 19 내지 도 22b를 참조하면, 앞에서 설명한 것과 같은 상기 하부 구조물(40) 이 배치될 수 있다.
상기 하부 구조물(40) 상에 적층 구조물들(260)이 배치될 수 있다. 상기 적층 구조물들(260)의 각각은 제1 적층 영역(260a) 및 제2 적층 영역(260b)이 배치될 수 있다.
상기 제1 적층 영역(260a)은, 앞에서 설명한 상기 제1 적층 영역(160a)와 같이, 교대로 반복적으로 적층되는 상기 제1 층들(103, 109, 114, 116) 및 상기 제2 층들(158)을 포함할 수 있다.
상기 제2 적층 영역(260b)은, 앞에서 설명한 상기 제2 적층 영역(160b)과 같이, 교대로 반복적으로 적층되는 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)을 포함할 수 있다.
앞의 도 4 내지 도 18b에서 설명한 상기 제1 적층 영역(160a) 및 상기 제2 적층 영역(160b)은 서로 접촉할 수 있다. 그렇지만, 본 실시예에서, 상기 제1 적층 영역(260a) 및 상기 제2 적층 영역(260b)은 댐(235)에 의해 서로 분리될 수 있다.
따라서, 상기 적층 구조물들(260)의 각각은 서로 이격되는 상기 제1 적층 영역(260a) 및 상기 제2 적층 영역(260b)을 포함할 수 있다. 상기 댐(235)은 상기 제2 적층 영역(260b)과 접촉할 수 있으며, 상기 제2 적층 영역(260b)을 상기 분리 구조물들(169)로부터 이격 및 분리시킬 수 있다.
예시적인 예에서, 도 21에 도시된 주변 회로 연결 배선들(194)의 평면 모양은 도 6 및 도 17의 평면도에 그대로 또는 유사하게 적용될 수 있다. 따라서, 상기 주변 회로 연결 배선들(196)은 상기 스트링 선택 게이트 콘택 구조물들(176a, 176b), 상기 워드라인 콘택 구조물들(176c) 및 상기 접지 선택 콘택 구조물들(176d)과 전기적으로 연결될 수 있다.
상기 하부 구조물(40) 상에 분리 구조물들(169)이 배치될 수 있다. 상기 분리 구조물들(169)의 각각은 앞에서 설명한 것과 같은 상기 분리 패턴(168) 및 상기 분리 패턴(168)의 측면 상의 분리 스페이서(167)를 포함할 수 있다.
상기 분리 구조물들(169)은 앞에서 설명한 것과 동일한 상기 블록 분리 구조물들(169a)을 포함할 수 있다. 상기 분리 구조물들(169)은 보조 분리 구조물들을 포함할 수 있다. 상기 보조 분리 구조물들은 제1 내지 제4 보조 분리 구조물들(169b, 169c, 169d, 169e)을 포함할 수 있다.
상기 제1 보조 분리 구조물들(169b)은 상기 메모리 어레이 영역(MA)을 가로지르며 상기 제1 및 제2 측 영역들(SA1, SA2)의 일부 내로 연장될 수 있다. 상기 제2 보조 분리 구조물들(169c)은 상기 제1 및 제2 측 영역들(SA1, SA2) 중에서 상기 제2 적층 영역(260b)이 위치하지 않는 영역에 배치되며 상기 제1 보조 분리 구조물들(169b)의 끝 부분과 마주보는 끝 부분을 가질 수 있다. 상기 제3 보조 분리 구조물들(169d)은 상기 제2 보조 분리 구조물들(169c)의 양 옆에 배치될 수 있다. 상기 제4 보조 분리 구조물들(169e)은 상기 제1 및 제2 측 영역들(SA1, SA2) 중에서 상기 제2 적층 영역(260b)이 위치하는 영역에 배치되며, 상기 제2 적층 영역(260b)과 접촉하는 상기 댐(235)과 접촉할 수 있으며, 상기 제2 적층 영역(260b)과 이격될 수 있다.
상기 제1 적층 영역(160a) 내에서, 앞에서 상술한 것과 같이 게이트 패턴들일 수 있는 상기 제2 층들(158) 중에서, 상기 중간 게이트 패턴들(158M) 아래에 분리 절연 층들(108a)이 배치될 수 있다. 상기 분리 절연 층들(108a)은 상기 제1 및 제2 측 영역들(SA1, SA2) 중에서 상기 제2 적층 영역(160b)이 위치하는 측 영역(side region)에서 상기 제1 및 제2 보조 분리 구조물들(169b, 169c)의 끝 부분들 사이에 배치되고, 상기 제2 적층 영역(160b)이 위치하는 않는 측 영역에서, 서로 마주보는 상기 제1 및 제4 보조 분리 구조물들(169b, 169e)의 끝 부분들 사이에 배치될 수 있다.
따라서, 도 4 내지 도 6, 및 도 10 내지 도 11c를 참조하여 설명한 것과 유사하게, 서로 인접하는 어느 한 쌍의 블록 분리 구조물들(169a) 사이에서, 상기 최하위 게이트 패턴(158L)은 상기 제1, 제2 및 제4 보조 분리 구조물들(169b, 169c, 169e), 및 상기 분리 절연층들(108a)에 의해 복수개로 분리될 수 있다.
상술한 도 19 내지 도 22b를 참조하여 설명한 실시예에서, 상기 적층 구조물들(260) 중 어느 하나의 제3 적층 구조물은 다른 제1 및 제2 적층 구조물들(260_1, 260_2)과 다른 제3 적층 영역을 더 포함할 수 있다. 이와 같은 제3 적층 영역을 더 포함할 수 있는 제3 적층 구조물에 대하여 도 23 내지 도 25b를 참조하여 설명하기로 한다. 도 23 내지 도 25b에서, 도 23은 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타내는 평면도이고, 도 24는 도 23의 'Aa'로 표시된 부분을 확대한 부분 확대도이고, 도 25a는 도 24의 IIc-IIc'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 25b는 도 24의 IIIa-IIIa'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다. 앞에서 설명한 구성요소들은 별도의 설명 없이 직접적으로 인용되어 설명될 수 있다.
도 23 내지 도 25b를 참조하면, 상기 적층 구조물들(260)은 앞에서 상술한 상기 제1 및 제2 적층 구조물들(260_1, 260_2)과 함께, 제3 적층 구조물(260_3)을 더 포함할 수 있다.
상기 제3 적층 구조물(260_3)은 서로 인접하는 한 쌍의 블록 분리 구조물들(169a) 사이에 위치할 수 있다. 상기 제3 적층 구조물(160_3)은 앞에서 상술한 상기 제1 및 제2 적층 영역들(260a, 260b)와 함께, 제3 적층 영역(260c)을 더 포함할 수 있다. 상기 제3 적층 영역(260c)은 상기 메모리 어레이 영역(MA)을 가로지를 수 있다. 상기 제3 적층 영역(260c)은 앞에서 상술한 것과 같은 교대로 반복적으로 적층되는 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)을 포함할 수 있다.
상기 제3 적층 영역(260c)의 측면은 댐(235)에 의해 둘러싸일 수 있다. 따라서, 상기 제3 적층 영역(260c)은 상기 댐(235)에 의해 상기 제1 적층 영역(260a) 및 상기 블록 분리 구조물들(169a)과 이격될 수 있다. 상기 댐(235)은 실리콘 산화물로 형성될 수 있다. 상기 제3 적층 영역(260c) 내에는 상기 분리 구조물들(169)이 배치되지 않을 수 있고, 상기 분리 구조물들(169)과 이격될 수 있다.
도 16a 내지 도 18b에서 설명한 것과 동일한 비트라인 주변 콘택 구조물(178b)이 배치될 수 있다. 상기 비트라인 주변 콘택 구조물(178b)은 상기 메모리 어레이 영역(MA) 내에서 상기 제3 적층 영역(260c)을 관통할 수 있다. 따라서, 도 16a 내지 도 18b에서 설명한 것과 마찬가지로, 상기 비트라인 주변 콘택 구조물(178b)은 상기 메모리 어레이 영역(MA) 내의 상기 제3 적층 영역(260c) 및 상기 메모리 어레이 영역(MA) 아래의 갭필 절연 층(92c)을 관통하며 연장되어 상기 주변 회로 구조물(60)의 주변 콘택 패드(66b)와 접촉할 수 있다. 상기 비트라인 주변 콘택 구조물(178b)과 상기 비트라인(190)을 전기적으로 연결하는 비트라인 주변 콘택 플러그(186b)가 배치될 수 있다.
상술한 제3 적층 구조물(260_3)에서, 상기 제2 및 제3 적층 영역들(260b, 260c)은 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 26 및 도 27에서와 같이, 상기 제2 및 제3 적층 영역들(도 23 내지 도 25b의 260b, 260c)은 연장되어 하나의 제3 적층 영역(260c')로 변형될 수 있다. 여기서, 도 26은 변형된 제3 적층 영역(260c')를 포함하는 반도체 소자를 개념적으로 나타내는 평면도이고, 도 27은 도 26의 'Aa'로 표시된 부분을 확대한 부분 확대도이다. 도 26 및 도 27에서와 같이 변형된 제3 적층 영역(260c')과 상기 제1 적층 영역(260a) 사이, 및 상기 제3 적층 영역(260c')과 상기 블록 분리 구조물들(169a) 사이에 댐(235)가 배치될 수 있다.
도 4 내지 도 27에서 설명한 실시예들에서, 상기 블록 분리 구조물들(169a)은 서로 동일한 길이를 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 변형될 수 있다. 이와 같이 변형될 수 있는 블록 분리 구조물들을 포함하는 반도체 소자의 예시적인 예에 대하여, 도 28 내지 도 29c를 참조하여 설명하기로 한다. 이하에서, 앞에서 설명한 구성요소들 중 동일한 구성요소들 또는 유사한 구성요소들은 별도의 설명 없이 직접적으로 인용하여 설명하거나, 또는 설명을 생략하기로 한다. 도 28 내지 도 29c에서, 도 28은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이고, 도 29a는 도 28의 VIII-VIII'선을 따라 취해진 영역을 나타낸 단면도이고, 도 29b는 도 28의 IX-IX'선을 따라 취해진 영역을 나타낸 단면도이고, 도 29c는 도 28의 X-X'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 28 내지 도 29c를 참조하면, 앞에서 상술한 것과 같은 하부 구조물(40) 상에 적층 구조물(360)이 배치될 수 있다. 상기 적층 구조물(360)은 제1 적층 영역(360a) 및 제2 적층 영역(360b)을 포함할 수 있다.
상기 적층 구조물(360)에서, 상기 제2 적층 영역(360b)은 메모리 어레이 영역(MA)과 인접하는 측 영역(SA) 내에 배치될 수 있고, 상기 제1 적층 영역(360a)은 상기 제2 적층 영역(360b) 이외의 영역일 수 있다. 상기 측 영역(SA)은 앞에서 상술한 상기 제1 및 제2 측 영역들(SA1, SA2) 중 어느 하나의 영역일 수 있다.
상기 제1 적층 영역(360a)은 앞에서 상술한 제1 적층 영역(160a)과 동일한 물질 층들로 구성될 수 있고, 상기 제2 적층 영역(360b)은 앞에서 상술한 제2 적층 영역(160b)과 동일한 물질 층들로 구성될 수 있다. 따라서, 상기 제1 적층 영역(360a)은 앞에서 상술한 것과 같이 교대로 반복적으로 적층되는 상기 제1 층들(103, 109, 114, 116) 및 상기 제2 층들(158)을 포함할 수 있고, 상기 제2 적층 영역(360b)은 교대로 반복적으로 적층되는 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)을 포함할 수 있다. 이러한 상기 제1 층들(103, 109, 114, 116), 상기 제2 층들(158), 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)에 대한 설명은 도 4 내지 도 8을 참조하여 설명하였으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 하부 구조물(40) 상에 분리 구조물들이 배치될 수 있다. 상기 분리 구조물들은 블록 분리 구조물들(369a) 및 보조 분리 구조물들(369b, 369c, 369d)을 포함할 수 있다. 상기 분리 구조물들(369a, 369b, 369c, 369d)의 각각은 앞에서 설명한 상기 분리 패턴(도 8의 168) 및 상기 분리 패턴(도 8의 168)의 측면 상의 상기 분리 스페이서(도 8의 167)를 포함할 수 있다.
상기 블록 분리 구조물들(369a) 중 제1 블록 분리 구조물들(369a_1)은 상기 메모리 어레이 영역(MA) 및 상기 측 영역(SA)을 가로지르며 분리하고, 제2 블록 분리 구조물들(369a_2)은 상기 메모리 어레이 영역(MA)을 가로지르며 상기 측 영역(SA)의 일부까지 연장될 수 있다. 따라서, 상기 제2 블록 분리 구조물들(369a_2)의 길이는 상기 제1 블록 분리 구조물들(369a_1)의 길이 보다 짧을 수 있다.
상기 측 영역(SA) 내에서 상기 제2 적층 영역들(360b)은 서로 이격될 수 있고, 상기 제2 적층 영역들(360b) 사이에 상기 제1 적층 영역들(360a)의 부분들이 배치될 수 있다.
상기 측 영역(SA) 내에서, 상기 제2 적층 영역들(360b)은 상기 제2 블록 분리 구조물들(369a_2)의 끝 부분들과 마주볼 수 있다. 상기 제2 블록 분리 구조물들(369a_2)의 끝 부분과 상기 제2 적층 영역들(360b) 사이에 댐(335)이 배치될 수 있다. 상기 댐(335)은 실리콘 산화물로 형성될 수 있다.
어느 하나의 제2 적층 영역(360b) 양 옆에 위치하는 한 쌍의 상기 제1 블록 분리 구조물들(369a_1) 사이에, 하나의 제2 블록 분리 구조물(369a_2)이 위치할 수 있다. 어느 하나의 제2 적층 영역(360b) 양 옆에 위치하는 한 쌍의 상기 제1 블록 분리 구조물들(369a_1) 사이에서, 상기 제2 적층 영역(360b), 상기 제2 블록 분리 구조물(369a_2), 및 상기 댐(335)은 메모리 블록들을 분리시킬 수 있다. 따라서, 어느 하나의 제2 적층 영역(360b) 양 옆에 위치하는 한 쌍의 상기 제1 블록 분리 구조물들(369a_1) 사이에 복수개, 예를 들어 2 개의 메모리 블록들(도 1 및 도 2의 BLK)이 배치될 수 있다. 앞에서 설명한 것과 같은 주변 콘택 구조물들(178)은 상기 제2 적층 영역(360b)을 관통할 수 있다.
상기 제1 및 제2 적층 영역들(360a, 360b)은 서로 접촉할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 제1 및 제2 적층 영역들(360a, 360b)은 서로 이격되는 제1 및 제2 적층 영역들로 변형될 수 있다. 이와 같이 변형될 수 있는 제1 및 제2 적층 영역들을 포함하는 반도체 소자의 예시적인 예에 대하여 도 30 및 도 31을 참조하여 설명하기로 한다. 도 30은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이고, 도 31은 도 30의 Xa-Xa'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 30 및 도 31을 참조하면, 도 28 내지 도 29c를 참조하여 설명한 상기 제1 및 제2 적층 영역들(도 28 내지 도 29c의 360a, 360b)은 댐(435)에 의해 서로 분리되는 제1 및 제2 적층 영역들(460a, 460b)로 변형될 수 있다. 상기 댐(435)은 상기 제1 및 제2 적층 영역들(460a, 460b) 사이에 배치되어, 상기 제2 적층 영역(40b)을 상기 제1 적층 영역(460a)과 분리시키면서, 상기 분리 구조물들(369a, 369b)과 분리시킬 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법에 대하여 설명하기로 한다. 우선, 도 4 내지 도 6과 함께, 도 32 내지 도 33b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 벙법의 예시적인 예를 설명하기로 한다. 도 32는 본 발명의 일 실시예에 따른 반도체 소자 형성 벙법의 예시적인 예를 나타내는 공정 흐름도이고, 도 33a 및 도 33b는 본 발명의 일 실시예에 따른 반도체 소자 형성 벙법의 예시적인 예를 설명하기 위하여 도 6의 IV-IV'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 4 내지 도 6, 도 32 및 도 33a를 참조하면, 제1 기판(50) 상에 주변 회로 구조물(60)을 형성할 수 있다 (S10). 상기 제1 기판(50) 상에 패터닝된 제2 기판(90)을 형성할 수 있다 (S20). 상기 제2 기판(90)은 상기 주변 회로 구조물(60) 상에 형성될 수 있다. 따라서, 상기 제1 기판(50), 상기 주변 회로 구조물(60) 및 상기 제2 기판(90)은 도 4 내지 도 8에서 설명한 것과 같은 하부 구조물(40)을 구성할 수 있다. 상기 제2 기판(90)은 패터닝됨으로써, 개구부들(90o)을 가질 수 있다. 상기 개구부들(90o)을 채우는 중간 절연 층(92)을 형성할 수 있다.
상기 제2 기판 상에 교대로 반복적으로 적층되는 층간 절연 층들(103, 109, 114)) 및 몰드 층들(106)을 포함하는 몰드 구조물(118)을 형성할 수 있다 (S30). 상기 몰드 구조물(118)은 패터닝되어, 도 4 내지 도 8에서 설명한 것과 같은 계단 모양을 가질 수 있다. 이러한 계단 모양은 도 4 내지 도 8에서 설명한 것과 같이 메모리 어레이 영역(도 4의 MA) 양 옆에 위치하는 제1 및 제2 측 영역들(도 4의 SA1, SA2) 내에 형성될 수 있다.
이어서, 상기 제1 및 제2 측 영역들(도 4의 SA1, SA2) 상의 몰드 구조물(118)을 덮는 제1 캐핑 절연 층(133)을 형성할 수 있다. 이어서, 상기 제1 캐핑 절연 층(133)을 갖는 기판 상에 제2 캐핑 절연 층(149)을 형성할 수 있다. 상기 제2 캐핑 절연 층(149)을 형성하기 전에, 상기 메모리 어레이 영역(MA) 내에 도 4 내지 도 8에서 설명한 것과 같은 수직 채널 구조물들(도 4 내지 도 8의 146)을 형성할 수 있다.
상기 제2 캐핑 절연 층(149)을 관통하며 아래로 연장되어 상기 몰드 구조물(118)을 관통하며, 상기 몰드 층들(106)을 노출시키는 트렌치들(152)을 형성할 수 있다 (S40). 상기 트렌치들(152)은 내에 도 4 내지 도 8에서 설명한 것과 같은 분리 구조물들(169)이 형성될 위치에 형성될 수 있다.
도 4 내지 도 6, 및 도 32 및 도 33b를 참조하면, 상기 몰드 층들(106)을 부분 식각하여, 상기 몰드 층들(106)이 식각되어 형성되는 빈 공간들(166) 및 잔존하는 몰드 층들(106)을 형성할 수 있다.
상기 잔존하는 몰드 층들(106)은 도 4 내지 도 8에서 설명한 상기 제4 층들(106)로 지칭될 수 있고, 상기 잔존하는 몰드 층들(106)과 수직 방향(z)으로 중첩하는 층간 절연 층들은 도 4 내지 도 8에서 설명한 상기 제3 층들(103a, 109a, 114a)로 지칭될 수 있다.
이어서, 도 4 내지 도 8을 참조하면, 상기 빈 공간들(도 33b의 166) 내에 제2 층들(158)을 형성할 수 있다. 상기 제2 층들(158)과 중첩하는 층간 절연 층들(103, 109, 114)은 제1 층들로 지칭될 수 있다. 따라서, 상기 제1 층들(103, 109, 114) 및 상기 제2 층들(158)은 앞에서 도 4 내지 도 8를 참조하여 설명한 상기 제1 적층 영역(160a)을 구성할 수 있고, 상기 제3 층들(103a, 109a, 114a) 및 상기 제4 층들(106)은 도 4 내지 도 8에서 설명한 상기 제2 적층 영역(160b)을 구성할 수 있다. 따라서, 도 4 내지 도 8를 참조하여 설명한 것과 같은 상기 제1 및 제2 적층 영역들(160a, 160b)을 포함하는 적층 구조물(160)을 형성할 수 있다.
이어서, 상기 트렌치들(도 33b의 152)을 채우는 분리 구조물들(169)을 형성할 수 있다. 이어서, 제2 캐핑 절연 층(149)을 형성한 후에, 도 4 내지 도 8를 참조하여 설명한 것과 같은 게이트 콘택 구조물들(176) 및 주변 콘택 구조물들(178)을 형성할 수 있다. 이어서, 제3 캐핑 절연 층(172)을 형성한 후에, 플러그들(180, 184, 186)을 형성하고, 비트라인들(190) 및 주변 회로 연결 배선들(194)을 형성할 수 있다. 따라서, 도 4 내지 도 8을 참조하여 설명한 것과 같은 반도체 소자를 형성할 수 있다.
다음으로, 34를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 벙법의 다른 예를 설명하기로 한다. 도 34는 본 발명의 일 실시예에 따른 반도체 소자 형성 벙법의 예시적인 예를 나타내는 공정 흐름도이다.
도 34를 참조하면, 도 4 내지 도 6, 도 32 및 도 33a를 참조하여 설명한 것과 같이, 상술한 하부 구조물(40) 상에 상기 몰드 구조물(도 33a의 118) 및 상기 제1 캐핑 절연 층(133)까지 형성할 수 있다. 이어서, 상기 몰드 구조물(도 33a의 118)을 관통하는 댐을 형성할 수 있다. 이와 같은 댐은 도 19 내지 22b를 참조하여 설명한 댐(235)일 수 있다. 이어서, 도 4 내지 도 6, 도 32 및 도 33a를 참조하여 설명한 것과 실질적으로 동일한 공정을 진행하여, 도 19 내지 22b를 참조하여 설명한 반도체 소자를 형성할 수 있다.
상술한 실시 예들에 따르면, 서로 인접하는 한 쌍의 상기 블록 분리 구조물들(169a) 사이에서, 상기 제2 층들(158) 중 최하위에 위치하는 최하위 층(158L)은 서로 전기적으로 절연되는 복수개의 하부 선택 게이트 라인들, 즉 접지 선택 라인들(GSL)로 분리되고, 최상위에 위치하는 최상위 층(158U)은 서로 전기적으로 절연되는 복수개의 상부 선택 게이트 라인들, 즉 스트링 선택 라인들(SSL)로 분리되고, 상기 최하위 층(158L)과 상기 최상위 층(158U) 사이의 어느 하나의 중간 층(158M)은 하나의 워드라인(WL)으로 구성될 수 있다. 여기서, 상기 복수개의 상부 선택 게이트 라인들, 즉 스트링 선택 라인들(SSL)의 개수는 상기 복수개의 하부 선택 게이트 라인들, 즉 접지 선택 라인들(GSL)의 개수보다 많을 수 있다.
실시 예들에 따르면, 상기 메모리 셀 어레이 영역(MA)의 양 측에 형성되는 제1 및 제2 측 영역들(SA1, SA2) 내에 주변 회로 구조물(60)의 주변 콘택 패드(66a)와 전기적으로 연결될 수 있는 상기 주변 콘택 구조물(178)이 관통할 수 있는 상기 제2 적층 영역(160b)을 배치할 수 있다. 이와 같은 제2 적층 영역(160b)은 상술한 바와 같이 수직 채널 구조물(146)이 관통할 수 있는 상기 제1 적층 영역(160a)을 형성하기 위한 공정에 의해 형성될 수 있다. 따라서, 상기 제2 적층 영역(160b)을 형성하는데 소요되는 시간 및 비용을 최소화할 수 있기 때문에, 반도체 소자의 생산성을 향상시킬 수 있다.
또한, 상기 주변 콘택 구조물(178)이 관통할 수 있는 상기 제2 적층 영역(160b)이 차지하는 공간 또는 면적을 최소화할 수 있기 때문에, 상기 주변 콘택 구조물(178)을 배치하는데 필요한 면적을 최소화할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물;
    상기 하부 구조물 상에 배치되며, 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물;
    상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및
    상기 제2 적층 영역을 관통하며 연장되어 상기 주변 회로 구조물 내의 주변 콘택 패드들과 연결되는 주변 콘택 구조물들을 포함하되,
    상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고,
    상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 일체로 형성되고,
    상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 접촉하며 경계면을 형성하는 반도체 소자.

  2. 제 1 항에 있어서,
    상기 제1 적층 영역 상의 게이트 콘택 구조물들을 더 포함하되,
    상기 제2 층들 중 몇몇은 워드라인들을 구성하고,
    상기 게이트 콘택 구조물들 중 몇몇은 계단 모양으로 배열되는 상기 워드라인들의 패드 영역들 상에 배치되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 층들 중 몇몇은 스트링 선택 라인을 구성하고,
    상기 게이트 콘택 구조물들 중 몇몇은 상기 스트링 선택 라인의 패드 영역 상에 배치되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 층들의 각각은 제1 물질 층 및 제2 물질 층을 포함하고,
    상기 제1 물질 층은 상기 제2 물질 층의 상부면 및 하부면을 덮으며 상기 제2 물질 층의 일부 측면으로 연장되어, 상기 제2 층들과 마주보는 상기 제4 층들과 접촉하는 반도체 소자.

  5. 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물;
    상기 하부 구조물 상에 배치되며, 제1 적층 영역 및 제2 적층 영역을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 블록 분리 구조물들;
    상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및
    상기 제2 적층 영역을 관통하는 주변 콘택 구조물들을 포함하되,
    상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고,
    상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 서로 동일한 두께를 가지며 서로 동일한 물질로 형성되고,
    상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 동일한 두께를 가지며 서로 다른 물질로 형성되고,
    서로 인접하는 한 쌍의 상기 블록 분리 구조물들 사이에서, 상기 제2 층들 중 최하위에 위치하는 최하위 층은 서로 전기적으로 절연되는 복수개의 하부 선택 게이트 라인들로 분리되고, 최상위에 위치하는 최상위 층은 서로 전기적으로 절연되는 복수개의 상부 선택 게이트 라인들로 분리되고, 상기 최하위 층과 상기 최상위 층 사이의 어느 하나의 중간 층은 하나의 워드라인으로 구성되는 반도체 소자.

  6. 제 5 항에 있어서,
    상기 복수개의 상부 선택 게이트 라인들의 개수는 상기 복수개의 하부 선택 게이트 라인들의 개수보다 많은 반도체 소자.

  7. 제 5 항에 있어서,
    서로 인접하는 한 쌍의 상기 블록 분리 구조물들 사이에 배치되는 보조 분리 구조물들을 더 포함하되,
    평면으로 보았을 때, 상기 보조 분리 구조물들 각각의 길이는 상기 적층 구조물의 길이 보다 작고,
    서로 인접하는 한 쌍의 상기 블록 분리 구조물들 사이에서,
    상기 제4 층들 중 최하위에 위치하는 최하위 층과 상기 보조 분리 구조물들은 서로 이격되고,
    상기 보조 분리 구조물들 중 제1 보조 분리 구조물은 상기 제4 층들 중 최하위에 위치하는 최하위 층과 마주보는 끝 부분을 갖고,
    상기 제4 층들 중 최하위에 위치하는 상기 최하위 층과 상기 제1 보조 분리 구조물의 끝 부분 사이에 배치되는 분리 절연 층을 더 포함하고,
    상기 분리 절연 층은 상기 제2 층들 중 워드라인들을 구성하는 제2 층들 및 상기 제4 층들 중 상기 워드라인들을 구성하는 상기 제2 층들과 마주보는 제4 층들 보다 아래에 배치되는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 제1 적층 영역 및 상기 제2 적층 영역 사이의 댐을 더 포함하되,
    상기 댐은 상기 제1 적층 영역과 상기 제2 적층 영역을 분리하는 반도체 소자.
  9. 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하는 하부 구조물;
    상기 하부 구조물 상의 제1 측 영역, 제2 측 영역, 및 상기 제1 및 제2 측 영역들 사이의 메모리 어레이 영역;
    상기 하부 구조물 상의 적층 구조물, 상기 적층 구조물은 제1 적층 영역 및 제2 적층 영역을 포함하고,
    상기 메모리 어레이 영역 내에서 상기 적층 구조물의 상기 제1 적층 영역을 관통하는 수직 채널 구조물; 및
    상기 적층 구조물의 상기 제2 적층 영역을 관통하며 연장되어, 상기 주변 회로 구조물의 주변 콘택 패드와 전기적으로 연결되는 주변 콘택 구조물을 포함하되,
    상기 제1 적층 영역은 교대로 반복적으로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제2 적층 영역은 교대로 반복적으로 적층되는 제3 층들 및 제4 층들을 포함하고,
    상기 제1 층들 및 상기 제3 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제1 및 제3 층들은 경계면 없이 연속적으로 이어지고,
    상기 제2 층들 및 상기 제4 층들 중에서, 서로 동일한 높이에 위치하며 서로 마주보는 제2 및 제4 층들은 서로 접촉하며 경계면을 형성하는 반도체 소자.

  10. 제 9 항에 있어서,
    상기 적층 구조물은 상기 메모리 어레이 영역 내의 제3 적층 영역을 더 포함하고,
    상기 제3 적층 영역은 교대로 반복적으로 적층되는 상기 제3 층들 및 상기 제4 층들과 동일한 물질 층들을 포함하는 반도체 소자.

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102695710B1 (ko) 2019-08-01 2024-08-16 삼성전자주식회사 수직형 메모리 장치
KR20220009527A (ko) 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220039970A (ko) 2020-09-22 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2022146608A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置
KR20220162471A (ko) 2021-06-01 2022-12-08 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2023043305A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置
TWI805420B (zh) * 2022-06-24 2023-06-11 華邦電子股份有限公司 記憶體陣列

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013055136A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
KR102523139B1 (ko) * 2015-11-25 2023-04-20 삼성전자주식회사 반도체 메모리 소자
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
JP2017163114A (ja) 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9853050B2 (en) * 2016-03-14 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102610403B1 (ko) 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치

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