JP2023515450A - バックサイド相互接続構造を備える３次元メモリデバイス - Google Patents

バックサイド相互接続構造を備える３次元メモリデバイス Download PDF

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Abstract

３Ｄメモリデバイスの実施形態およびそれを形成するための方法が開示されている。一例において、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向に前記メモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、メモリスタックより上にあり、半導体層と接触している複数のソースコンタクトと、半導体層を通る複数のコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。複数のソースコンタクトは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。複数のコンタクトの第１のセットは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。

Description

関連出願の相互参照
本出願は、すべて全体が参照により本明細書に組み込まれている、２０２０年４月１４日に出願した国際出願第ＰＣＴ／ＣＮ２０２０／０８４６００号、名称「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＢＡＣＫＳＩＤＥ ＳＯＵＲＣＥ ＣＯＮＴＡＣＴ」、および２０２０年４月１４日に出願した国際出願第ＰＣＴ／ＣＮ２０２０／０８４６０３号、名称「ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭＩＮＧ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＢＡＣＫＳＩＤＥ ＳＯＵＲＣＥ ＣＯＮＴＡＣＴ」の優先権の利益を主張する。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
一例において、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、メモリスタックより上にあり、半導体層と接触している、複数のソースコンタクトと、半導体層を通る複数のコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。複数のソースコンタクトは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。複数のコンタクトの第１のセットは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。
別の例において、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、半導体層と接触している複数のソースコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。チャネル構造の各々は、ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列されている。ソース線メッシュは、ソースコンタクトの各々より上にあり、ソースコンタクトの各々と接触している。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。各々が第２の基板のフロントサイドにあるメモリスタックを垂直方向に貫通する複数のチャネル構造が形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりチャネル構造は周辺回路より上にある。第２の基板は、薄化される。薄化された第２の基板を通る複数のコンタクトおよび薄化された第２の基板と接触する複数のソースコンタクトが形成される。ソース線メッシュが、薄化された第２の基板のバックサイド上に形成され、ソース線メッシュは、複数のソースコンタクト、および複数のコンタクトの第１のセットより上にあり、それらと接触する。
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、中心階段領域を有する例示的な３Ｄメモリデバイスの断面の平面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスの断面を例示する平面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイスの断面の平面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるなおも別の例示的な３Ｄメモリデバイスの断面の平面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるさらに別の例示的な３Ｄメモリデバイスの断面の平面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示の実施形態は、添付図面を参照しつつ説明される。
特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。
「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。
本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何かの「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何かの「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。
「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターンを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導電体層およびコンタクト層（相互接続線、および／または垂直相互接続アクセス（ビア）コンタクトが形成される）と１つまたは複数の誘電体層とを含むことができる。
本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤメモリストリングなど「メモリストリング」と称される）を有する半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。
いくつかの３Ｄメモリデバイスにおいて、周辺回路およびメモリアレイは、ウェハ面積を節減し、メモリセル密度を増大させるために積層される。たとえば、周辺デバイスおよびメモリアレイを異なる基板上で向かい合わせに連結することによっていくつかの３Ｄ ＮＡＮＤメモリデバイス（たとえば、９６層以上の層を有する）を加工する直接接合技術が提案されている。次いで、メモリアレイ基板は、中を通って垂直相互接続部に至る「ＴＳＶ」と呼ばれるシリコン貫通垂直相互接続（ＶＩＡ）を形成するために薄化され、薄化された基板のバックサイド上でワイヤボンディングパッドによりパッドアウトされる。しかしながら、薄化された基板のバックサイド（すなわち、接合された３Ｄメモリデバイスの頂面）にはワイヤボンディングパッドおよびＴＳＶしか形成されないので、薄化された基板のバックサイド上の領域の実質的な量が無駄になる。
本開示による様々な実施形態は、バックサイド領域をよりうまく利用し、金属ルーティングを最適化するバックサイド相互接続構造を備える３Ｄメモリデバイスを提供する。ソース線、ソースセレクトゲート（ＳＳＧ）線、および電源線のいくつかまたはすべては、「バックサイド相互接続構造」として、メモリアレイ基板のフロントサイド（すなわち、接合された３Ｄメモリデバイスの中央）からメモリアレイ基板のバックサイド（すなわち、接合された３Ｄメモリデバイスの頂面）へ移動され得る。いくつかの実施形態において、バックサイドソース線は、ソースコンタクトがメモリアレイ基板のバックサイドにも形成されることを可能にし、これはメモリスタックを通るフロントサイド上のワード線とソースコンタクトとの間の漏れ電流および寄生容量を回避することができる。様々なバックサイド相互接続構造は、メッシュ（たとえば、櫛のような形状）または平行な直線などの、異なるレイアウトで配置構成され、金属ルーティングを最適化し、異なるメモリアレイ構造に基づき全体の抵抗を低減して、３Ｄメモリデバイスの電気的性能をさらに改善することができる。
図１は、本開示のいくつかの実施形態による、中心階段領域を有する例示的な３Ｄメモリデバイス１００の断面の平面図を例示している。図１に示されているように、３Ｄメモリデバイス１００のメモリスタックは、その中にチャネル構造１１０を有する２つのコアアレイ領域１０６Ａおよび１０６Ｂと、平面図内の第１の横方向のコアアレイ領域１０６Ａと１０６Ｂとの間の階段領域１０４とを含むことができる。ウェハ平面内の２つの直交する方向を例示するために図１にはｘ軸およびｙ軸が含まれていることに留意されたい。ｘ方向はワード線方向であり、ｙ方向はビット線方向である。３Ｄメモリデバイス１００は、いくつかの実施形態により、メモリスタックをｘ方向（たとえば、ワード線方向）で２つの部分に、すなわち、第１のコアアレイ領域１０６Ａと第２のコアアレイ領域１０６Ｂとに横方向に分離する中心階段領域１０４を備え、それらのコアアレイ領域の各々は、チャネル構造１１０のアレイを含む。
３Ｄメモリデバイス１００は、いくつかの実施形態により、ｙ方向（たとえば、ビット線方向）の平行な絶縁構造１０８（たとえば、ゲート線スリット（ＧＬＳ））も備え、各々ｘ方向で横方向に延在してコアアレイ領域１０６Ａおよび１０６Ｂならびにその中のチャネル構造１１０のアレイをブロック１０２に分離する。３Ｄメモリデバイス１００は、ブロック１０２においてｙ方向の平行なドレインセレクトゲート（ＤＳＧ）カット１１２（ときにはトップセレクトゲート（ＴＳＧ）カットとも呼ばれる）をさらに備え、ブロック１０２をフィンガーにさらに分離することができる。階段領域およびコアアレイ領域のレイアウトは、図１の例に限定されず、他の例におけるメモリスタックのエッジのところにサイド階段領域を有することなど、任意の他の好適なレイアウトを含み得ることは理解される。
３Ｄメモリデバイス１００の断面は、チャネル構造１１０が形成されている３Ｄメモリデバイス１００のフロントサイドにある。いくつかの実施形態において、３Ｄメモリデバイス１００は上下反転され、３Ｄメモリデバイス１００の動作を円滑にするための周辺回路を有する周辺デバイスなどの、別の半導体デバイスに接合される。したがって、３Ｄメモリデバイス１００のバックサイドは、接合されたデバイスの頂面となり、パッドアウトに使用することができる。以下で詳細に説明されているように、３Ｄメモリデバイス１００のバックサイド（すなわち、接合されたデバイスの頂面）の領域は、ボンディングパッドに加えて、様々なレイアウトで様々なバックサイド相互接続構造を形成して、金属ルーティングを最適化し、全体の抵抗を低減するとともに、３Ｄメモリデバイス１００のフロントサイドの漏れ電流および寄生容量も低減させるために利用され得る。
図２Ａは、本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイス２００の断面の平面図を例示している。３Ｄメモリデバイス２００は、フリップチップボンディング後の３Ｄメモリデバイス１００の一例であってよく、図２Ａは、フリップチップボンディング後の３Ｄメモリデバイス１００のバックサイドの一例を示している。図２Ａに示されているように、３Ｄメモリデバイス２００のメモリスタックは、いくつかの実施形態によれば、その中にチャネル構造（図示せず）を有する２つのコアアレイ領域２０６Ａおよび２０６Ｂと、平面図内のｘ方向（たとえば、ワード線方向）のコアアレイ領域２０６Ａと２０６Ｂとの間の階段領域２０４とを含む。いくつかの実施形態において、３Ｄメモリデバイス２００は、平面図内でメモリスタックのコアアレイ領域２０６Ａまたは２０６Ｂの外側に周辺領域２０８をさらに備える。ｙ方向（たとえば、ビット線方向）において、図２Ａは、３Ｄメモリデバイス２００の１つのブロック２０２におけるバックサイド相互接続構造を示し、これは、複数のブロックにおいて任意の好適な回数だけ繰り返され得る。
いくつかの実施形態において、３Ｄメモリデバイス２００は、平面図内で、ソース線メッシュ２１０を含む。図２Ａに示されているように、ソース線メッシュ２１０は、いくつかの実施形態によれば、櫛状の形状を有する。たとえば、ソース線メッシュ２１０は、コアアレイ領域２０６Ａおよび２０６Ｂの一方において、ｙ方向（たとえば、ビット線方向）で横方向に延在するシャフトソース線２１４を含み得る。ソース線メッシュ２１０は、各々一方のコアアレイ領域２０６Ａ内のシャフトソース線２１４からｘ方向（たとえば、ワード線方向）に、階段領域２０４を通り他方のコアアレイ領域２０６Ｂまで横方向に延在する複数の平行歯ソース線（ｐａｒａｌｌｅｌ ｔｏｏｔｈ ｓｏｕｒｃｅ ｌｉｎｅ）２１２も含み得る。いくつかの実施形態において、ソース線メッシュ２１０は、コアアレイ領域２０６Ａおよび２０６Ｂならびに階段領域２０４内にあり、たとえば、コアアレイ領域２０６Ａおよび２０６Ｂならびに階段領域２０４にわたってｘ方向に延在するが、周辺領域２０８にはない。
３Ｄメモリデバイス２００は、コアアレイ領域２０６Ａおよび２０６Ｂ内にバックサイドソースコンタクト２１６（たとえば、ＶＩＡコンタクトの形態の）を含むこともできるが、階段領域２０４または周辺領域２０８内には含まない。たとえば、バックサイドソースコンタクト２１６は、コアアレイ領域２０６Ａまたは２０６Ｂに均等に分配され得る。いくつかの実施形態において、バックサイドソースコンタクト２１６は、ソース線メッシュ２１０より下に、ソース線メッシュ２１０と接触するように分配されている。たとえば、バックサイドソースコンタクト２１６は、コアアレイ領域２０６Ａまたは２０６Ｂ内のソース線メッシュ２１０より下に、そのソース線メッシュ２１０に接触するように均等に分配され得る。すなわち、隣接するバックサイドソースコンタクト２１６の間の（ｘ方向および／またはｙ方向の）距離は、コアアレイ領域２０６Ａまたは２０６Ｂ内で同じである。いくつかの実施形態において、バックサイドソースコンタクト２１６は、ソース線メッシュ２１０の歯ソース線２１２より下に、歯ソース線２１２と接触するように分配されるが、ソース線メッシュ２１０のシャフトソース線２１４についてはそうでない。いくつかの例では、ＶＩＡコンタクトの形態のバックサイドソースコンタクト２１６は、１つまたは複数のソース壁面形状コンタクト、すなわち、相互接続線で置き換えられてもよいことは理解される。
３Ｄメモリデバイス２００は、シリコン貫通コンタクト（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ ｃｏｎｔａｃｔ）（ＴＳＣ）などのコンタクト２１８、２２６、２３０の複数のセットをさらに含むことができる。いくつかの実施形態において、コンタクト２１８は、階段領域２０４ならびにコアアレイ領域２０６Ａおよび２０６Ｂの一部において、ソース線メッシュ２１０より下に、ソース線メッシュ２１０と接触するように分配される。コンタクト２１８は、シリコン基板を貫通するＴＳＣであってよいので、コンタクト２１８は、いくつかの実施形態によれば、コアアレイ領域２０６Ａおよび２０６Ｂ内のソース線メッシュ２１０の中心部分のチャネル構造と重なることを回避するようにソース線メッシュ２１０の周辺部分（階段領域２０４の部分を含む）より下に、周辺部分と接触するように分配されている。たとえば、図２Ａに示されているように、コンタクト２１８は、コアアレイ領域２０６Ａおよび２０６Ｂ内のソース線メッシュ２１０のシャフトソース線２１４および一番外側の歯ソース線２１２より下に、それらと接触するように分配され得る。コンタクト２１８はまた、階段領域２０４内でソース線メッシュ２１０の各歯ソース線２１２より下に、各歯ソース線２１２と接触するように分配され得る。
以下で詳細に説明されているように、各バックサイドソースコンタクト２１６は、ブロック２０２においてＮＡＮＤメモリストリングの共通ソース（たとえば、アレイ共通ソース（ＡＳＣ））に電気的に接続されてよく、ソース線メッシュ２１０は、各バックサイドソースコンタクト２１６を電気的に接続し、次いで、ブロック２０２においてＮＡＮＤメモリストリングの共通ソースに電気的に接続される。同様に、各コンタクト２１８は、３Ｄメモリデバイス２００の周辺回路に電気的に接続されてよく、ソース線メッシュ２１０は、各コンタクト２１８を電気的に接続し、次いで、３Ｄメモリデバイス２００の周辺回路に電気的に接続される。結果として、周辺回路は、ブロック２０２においてＮＡＮＤメモリストリングの共通ソースに電気的に接続され、３Ｄメモリデバイス２００のバックサイドのコンタクト２１８、ソース線メッシュ２１０、およびバックサイドソースコンタクト２１６を含む金属ルーティングを通して共通ソースを制御し、および／または感知することができる。コンタクト２１８、ソース線メッシュ２１０、およびバックサイドソースコンタクト２１６のレイアウト、たとえば、ソース線メッシュ２１０の櫛状の形状、ならびに複数の分配されたコンタクト２１８およびバックサイドソースコンタクト２１６は、金属ルーティングの全体の抵抗を低減することができる。
いくつかの実施形態において、３Ｄメモリデバイス２００は、平面図内で、別のバックサイド相互接続構造－電力線メッシュ２２０を含む。図２Ａに示されているように、電力線メッシュ２２０は、いくつかの実施形態によれば、櫛状の形状を有する。たとえば、電力線メッシュ２２０は、周辺領域２０８において、ｙ方向（たとえば、ビット線方向）で横方向に延在するシャフト電力線２２４を含み得る。電力線メッシュ２２０は、各々周辺領域２０８内のシャフト電力線２２４からｘ方向（たとえば、ワード線方向）に、一方のコアアレイ領域２０６Ｂを通り、階段領域２０４を通って、他方のコアアレイ領域２０６Ａまで横方向に延在する複数の平行歯電力線（ｐａｒａｌｌｅｌ ｔｏｏｔｈ ｐｏｗｅｒ ｌｉｎｅ）２２２も含むことができる。いくつかの実施形態において、電力線メッシュ２２０は、周辺領域２０８、コアアレイ領域２０６Ａおよび２０６Ｂ、ならびに階段領域２０４内にあり、たとえば、コアアレイ領域２０６Ａおよび２０６Ｂならびに階段領域２０４にわたって周辺領域２０８からｘ方向に延在する。いくつかの実施形態において、歯電力線２２２は、ｙ方向に歯ソース線２１２と交互配置される。
いくつかの実施形態において、コンタクト２２６は、階段領域２０４および周辺領域２０８内で、電力線メッシュ２２０より下に、電力線メッシュ２２０と接触するように分配されるが、コアアレイ領域２０６Ａおよび２０６Ｂ内ではそうでない。コンタクト２２６はシリコン基板を貫通するＴＳＣであってもよいので、いくつかの実施形態によれば、コンタクト２２６はコアアレイ領域２０６Ａおよび２０６Ｂになく、コアアレイ領域２０６Ａおよび２０６Ｂのチャネル構造と重なることを回避する。たとえば、図２Ａに示されているように、コンタクト２２６は、周辺領域２０８内のシャフト電力線２２４および階段領域２０４内の歯電力線２２２の一部より下に、それらと接触するように分配され得る。いくつかの例において、コンタクト２２６は、周辺領域２０８または階段領域２０４の、両方ではなく、いずれか一方に、分配され得ることは理解される。すなわち、コンタクト２２６は、平面図内で、階段領域２０４、またはメモリアレイの外側の周辺領域２０８のうちの少なくとも一方に分配することができる。
各コンタクト２２６は、３Ｄメモリデバイス２００の周辺回路の電力線に電気的に接続されてよく、電力線メッシュ２２０は、各コンタクト２２６を電気的に接続し、次いで、３Ｄメモリデバイス２００の周辺回路の電力線に電気的に接続される。電源は、ボンディングパッド（図示せず）を通して電力線メッシュ２２０に電気的に接続されてよく、３Ｄメモリデバイス２００のバックサイドのコンタクト２２６および電力線メッシュ２２０を含む金属ルーティングを通して３Ｄメモリデバイス２００に電力を供給することができる。ボンディングパッドは、バックサイド相互接続構造の一部であり、コンタクト２２６を通して電力線メッシュ２２０に電気的に接続され得る。コンタクト２２６および電力線メッシュ２２０のレイアウト、たとえば、電力線メッシュ２２０の櫛状の形状、ならびに複数の分配されたコンタクト２２６は、金属ルーティングの全体の抵抗を低減することができる。
いくつかの実施形態において、３Ｄメモリデバイス２００は、平面図内で、なおも別のバックサイド相互接続構造－複数のＳＳＧ線２２８を含む。各ＳＳＧ線２２８は、２つのコアアレイ領域２０６Ａおよび２０６Ｂならびに階段領域２０４にわたってｘ方向（たとえば、ワード線方向）に延在し得る。いくつかの実施形態において、ＳＳＧ線２２８は、平面図内で、ｙ方向（たとえば、ビット線方向）に平行に均等に分配される。ＳＳＧ線２２８、歯電力線２２２、および歯ソース線２１２は、並列であってよい。図２Ａに示されているように、各ＳＳＧ線２２８は、ｙ方向において、２本の歯電力線２２２の間に挟装され得る。ＳＳＧ線２２８、歯電力線２２２、および歯ソース線２１２の配置構成は、他の例では異なり得ることは理解される。たとえば、ＳＳＧ線２２８、歯電力線２２２、および歯ソース線２１２は、ｙ方向において互いに交互配置され得る。
いくつかの実施形態において、コンタクト２３０は、平面図内で、コアアレイ領域２０６Ａおよび２０６ＢのＳＳＧ線２２８より下に、ＳＳＧ線２２８と接触するように分配されるが、階段領域２０４および周辺領域２０８内ではそうでない。たとえば、図２Ａに示されているように、コアアレイ領域２０６Ａ内の少なくとも１つのコンタクト２３０およびコアアレイ領域２０６Ｂ内の少なくとも１つのコンタクト２３０は、各ＳＳＧ線２２８より下にあり、各ＳＳＧ線２２８と接触している。３Ｄメモリデバイス２００のメモリスタック内のＳＳＧは、階段領域２０４内で切断されてよく、コアアレイ領域２０６Ａおよび２０６Ｂ内でそれぞれ２つの非連結部分となる。各コンタクト２３０は、それぞれのコアアレイ領域２０６Ａまたは２０６Ｂにおいて、３Ｄメモリデバイス２００のＳＳＧの一部に電気的に接続され得る。したがって、ｘ方向に２つのコアアレイ領域２０６Ａおよび２０６Ｂの間で階段領域２０４の上へ延在し、各コアアレイ領域２０６Ａまたは２０６Ｂ内のコンタクト２３０を電気的に接続することで、ＳＳＧ線２２８は、コアアレイ領域２０６Ａおよび２０６Ｂ内のＳＳＧの２つの非連結部分を電気的に接続することができる。すなわち、コアアレイ領域２０６Ａおよび２０６Ｂ内のＳＳＧの２つの非連結部分は、３Ｄメモリデバイス２００のバックサイドのＳＳＧ線２２８およびコンタクト２３０を含む金属ルーティングによって階段領域２０４にまたがって「ブリッジ」され得る。コンタクト２３０およびＳＳＧ線２２８のレイアウト、たとえば、複数の平行ＳＳＧ線２２８および複数の分配されたコンタクト２３０は、金属ルーティングの全体の抵抗を低減することができる。
バックサイド相互接続構造は、図２Ａの例に限定されず、電気的性能の仕様（たとえば、電圧および抵抗）などの、３Ｄメモリデバイスの設計に応じた任意の他の好適なレイアウトを含み得ることは理解される。図２Ａに示されているように、追加のバックサイド相互接続構造が、ソース線メッシュ２１０、電力線メッシュ２２０、およびＳＳＧ線２２８と同じ表面上に配設され得ることも理解される。たとえば、ワイヤボンディング用のボンディングパッド（図示せず）は、周辺領域２０８など、３Ｄメモリデバイス２００のバックサイドにも配設されてもよい。図２Ａに示されている１つまたは複数のバックサイド相互接続構造は、他の例では３Ｄメモリデバイスのバックサイドに配設されなくてもよく、たとえば、３Ｄメモリデバイスのフロントサイドに配設された、それと対をなす片方のフロントサイド相互接続構造によって置き換えられることはさらに理解される。
図２Ｂは、本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイス２０１の断面の平面図を例示している。３Ｄメモリデバイス２０１は、３Ｄメモリデバイス２０１が図２ＡのＳＳＧ線２２８およびコンタクト２３０を含まないことを除き、図２Ａの３Ｄメモリデバイス２００と実質的に同じであってよい。図２Ｃは、本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるなおも別の例示的な３Ｄメモリデバイス２０３の断面の平面図を例示している。３Ｄメモリデバイス２０３は、３Ｄメモリデバイス２０３が図２ＡのＳＳＧ線２２８、電力線メッシュ２２０、ならびにコンタクト２３０および２２６を含まないことを除き、図２Ａの３Ｄメモリデバイス２００と実質的に同じであってよい。さらに、電力線メッシュ２２０を取り除くことによって、３Ｄメモリデバイス２０３内のソース線メッシュ２１０は、コアアレイ領域２０６Ａおよび２０６Ｂ内にそれぞれ２本の平行シャフトソース線２１４を有することができる。
図３は、本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイス３００の断面の側面図を例示している。３Ｄメモリデバイス３００は、図２Ａ～図２Ｃの３Ｄメモリデバイス２００、２０１、および２０３の一例であってよい。図２Ａ～図２Ｃは、図３の３Ｄメモリデバイス３００のＡＡ平面、すなわち、３Ｄメモリデバイス３００のバックサイド内の断面の平面図を例示しているものとしてよい。いくつかの実施形態において、３Ｄメモリデバイス３００は、第１の半導体構造３０２と、第１の半導体構造３０２上に積層された第２の半導体構造３０４とを備えるボンデッドチップである。第１の半導体構造３０２および第２の半導体構造３０４は、いくつかの実施形態により、その間の接合界面３０６で連結される。図３に示されているように、第１の半導体構造３０２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の好適な材料を含むことができる、基板３０１を含み得る。
３Ｄメモリデバイス３００の第１の半導体構造３０２は、基板３０１上の周辺回路３０８を含むことができる。３Ｄメモリデバイス３００内のコンポーネントの空間的関係を例示するために、ｘ軸、ｙ軸、およびｚ軸が図３に含まれていることに留意されたい。基板３０１は、ｘ－ｙ平面内で横方向に延在する２つの横方向の表面、すなわち、ウェハのフロントサイド上の表面と、ウェハのフロントサイドとは反対側のバックサイド上の背面とを含む。ｘ方向およびｙ方向は、ウェハ平面内の２つの直交する方向である、すなわち、ｘ方向はワード線方向であり、ｙ方向はビット線方向である。ｚ軸は、ｘ軸およびｙ軸の両方に対して垂直である。本明細書で使用されるように、一方のコンポーネント（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス３００）の別のコンポーネント（たとえば、層またはデバイス）の「上」、「よりも上」、または「より下」にあるかどうかは、基板がｚ方向で半導体デバイスの最下平面に位置決めされているときにｚ方向（ｘ－ｙ平面に垂直な垂直方向）で半導体デバイスの基板（たとえば、基板３０１）に関して決定される。空間的関係を記述するための同じ概念は、本開示全体にわたって適用される。
いくつかの実施形態において、周辺回路３０８は、３Ｄメモリデバイス３００を制御し、感知するように構成される。周辺回路３０８は、限定はしないがページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ（たとえば、ワードラインドライバ）、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含む、３Ｄメモリデバイス３００の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および／または混合信号の制御および感知回路であり得る。周辺回路３０８は、基板３０１「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板３０１内に（たとえば、基板３０１の頂面より下に）および／または基板３０１の直接上に形成される。分離領域（たとえば、浅いトレンチ分離（ＳＴＩ））およびドープ領域（たとえば、トランジスタのソース領域およびドレイン領域）も、基板３０１内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を使用し高速である。いくつかの例では、周辺回路３０８は、プロセッサおよびプログラマブルロジックデバイス（ＰＬＤ）などのロジック回路、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）などのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。いくつかの実施形態において、周辺回路３０８は、周辺回路３０８に電力（たとえば、電圧）を供給するための１つまたは複数の電力線を備える。
いくつかの実施形態において、３Ｄメモリデバイス３００の第１の半導体構造３０２は、電気信号を周辺回路３０８との間でやり取りするために、周辺回路３０８より上に相互接続層（図示せず）をさらに含む。相互接続層は、横方向相互接続線およびＶＩＡコンタクトを含む複数の相互接続（本明細書では「コンタクト」とも称される）を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数の層間絶縁膜（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」とも称される）をさらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内の相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図３に示されているように、３Ｄメモリデバイス３００の第１の半導体構造３０２は、接合界面３０６のところに、また相互接続層および周辺回路３０８より上に、接合層３１０をさらに備えることができる。接合層３１０は、複数の接合コンタクト３１１および接合コンタクト３１１を電気的に絶縁する誘電体を含むことができる。接合コンタクト３１１は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層３１０の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層３１０内の接合コンタクト３１１および周囲の誘電体は、ハイブリッド接合に使用され得る。
同様に、図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、接合界面３０６のところに、また第１の半導体構造３０２の接合層３１０より上に、接合層３１２も含むこともできる。接合層３１２は、複数の接合コンタクト３１３および接合コンタクト３１３を電気的に絶縁する誘電体を含むことができる。接合コンタクト３１３は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層３１２の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層３１２内の接合コンタクト３１３および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト３１３は、いくつかの実施形態により、接合界面３０６のところで接合コンタクト３１１と接触している。
以下で詳細に説明されているように、第２の半導体構造３０４は、接合界面３０６のところで向かい合わせに第１の半導体構造３０２の上で接合され得る。いくつかの実施形態において、接合界面３０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」とも呼ばれる）の結果、接合層３１０と３１２との間に配設され、これは、直接接合技術（たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する）であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面３０６は、接合層３１２および３１０が接触して接合される場所である。実際には、接合界面３０６は、第１の半導体構造３０２の接合層３１０の頂面と、第２の半導体構造３０４の接合層３１２の底面とを含む特定の厚さを有する層であり得る。
いくつかの実施形態において、３Ｄメモリデバイス３００の第２の半導体構造３０４は、電気信号を転送するために、接合層３１２より上に相互接続層（図示せず）をさらに含む。相互接続層は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス３００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造３２４のアレイを含むことができる。図３に示されているように、各チャネル構造３２４は、各々が導電体層３１６および誘電体層３１８を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層３１６および誘電体層３１８は、メモリスタック３１４の一部である。メモリスタック３１４内の導電体層３１６および誘電体層３１８の対の数（たとえば、３２、６４、９６、１２８、１６０、１９２、２２４、２５６、またはそれ以上）は、３Ｄメモリデバイス３００内のメモリセルの数を決定する。いくつかの例では、メモリスタック３１４は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ（図示せず）を有し得ることは理解される。各メモリデッキ内の導電体層３１６および誘電体層３１８の対の数は、同じであっても異なっていてもよい。
メモリスタック３１４は、交互配置された複数の導電体層３１６および誘電体層３１８を含むことができる。メモリスタック３１４内の導電体層３１６および誘電体層３１８は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック３１４の頂部または底部にあるものを除き、各導電体層３１６は両側の２つの誘電体層３１８に隣接することができ、各誘電体層３１８は両側の２つの導電体層３１６に隣接することができる。導電体層３１６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層３１６は、接着剤層およびゲート誘電体層によって囲まれているゲート電極（ゲート線）を含むことができる。導電体層３１６のゲート電極は、ワード線として横方向に延在し、メモリスタック３１４の１つまたは複数の階段構造で終わることができる。いくつかの実施形態において、一番上の導電体層３１６は、ＮＡＮＤメモリストリングのソースを制御するためのＳＳＧとして機能する。誘電体層３１８は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、メモリスタック３１４よりも上にある第１の半導体層３２０と、第１の半導体層３２０よりも上にあり、第１の半導体層３２０と接触している第２の半導体層３２２とを含むこともできる。各半導体層３２０および３２２におけるドーパントタイプは、異なる実施例において異なり得る。半導体層３２０および３２２は、半導体層３２０および３２２が同じタイプのドーパントを有するときに単一の半導体層と見なされ得る。半導体層の数は、他の例では異なっていてもよく、図３に示される例に限定されないことは理解される。
いくつかの実施形態において、各チャネル構造３２４は、半導体層（たとえば、半導体チャネル３２８として）および複合誘電体層（たとえば、メモリ膜３２６として）を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル３２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜３２６は、トンネル層、ストレージ層（「電荷トラップ層」とも呼ばれる）、およびブロッキング層を含む複合層である。チャネル構造３２４の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および／または空隙で部分的または完全に充填され得る。チャネル構造３２４は、円筒形状（たとえば、柱形状）を有することができる。メモリ膜３２６のキャッピング層、半導体チャネル３２８、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、ｈｉｇｈ－ｋ誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜３２６は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態において、チャネル構造３２４は、チャネル構造３２４の底部（たとえば、下側端部）にチャネルプラグ３２９をさらに含む。本明細書において使用されているように、コンポーネント（たとえば、チャネル構造３２４）の「上側端部」は、基板３０１からｚ方向に遠い端部であり、コンポーネント（たとえば、チャネル構造３２４）の「下側端部」は、基板３０１が３Ｄメモリデバイス３００の最下平面内に位置決めされたときにｚ方向で基板３０１に近い端部である。チャネルプラグ３２９は、半導体材料（たとえば、ポリシリコン）を含むことができる。いくつかの実施形態において、チャネルプラグ３２９は、ＮＡＮＤメモリストリングのドレインとして機能する。
図３に示されているように、各チャネル構造３２４は、垂直方向にメモリスタック３１４および第１の半導体層３２０の交互配置された導電体層３１６および誘電体層３１８を貫通することができる。いくつかの実施形態において、第１の半導体層３２０は、チャネル構造３２４の一部を囲み、ポリシリコンを含む半導体チャネル３２８と接触している。すなわち、メモリ膜３２６は、いくつかの実施形態により、第１の半導体層３２０に当接するチャネル構造３２４の一部で断絶し、周囲の第１の半導体層３２０と接触すべき半導体チャネル３２８を露出させる。いくつかの実施形態において、各チャネル構造３２４は、第２の半導体層３２２の中に垂直方向にさらに貫入することができる。チャネル構造３２４の頂部の構造ならびに半導体層３２０および３２２に関するその相対的位置は、図３の例に限定されず、他の例では異なり得ることは理解される。
図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、各々メモリスタック３１４の交互配置された導電体層３１６および誘電体層３１８を垂直方向に貫通する絶縁構造３３０をさらに含むことができる。各絶縁構造３３０は、横方向に延在し、チャネル構造３２４を複数のブロックに分離することもできる。すなわち、メモリスタック３１４は、絶縁構造３３０によって複数のメモリブロックに分割され、それにより、チャネル構造３２４のアレイは、各メモリブロックに分離され得る。フロントサイドＡＣＳコンタクトを含む、上で説明されている既存の３Ｄ ＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造３３０は、中にコンタクトを含まず（すなわち、ソースコンタクトとして機能しておらず）、したがって、いくつかの実施形態により、導電体層３１６（ワード線を含む）による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造３３０は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、１つまたは複数の誘電体材料を充填された開口部（たとえば、スリット）を備える。一例において、各絶縁構造３３０は、酸化ケイ素を充填され得る。
フロントサイドソースコンタクトを有する代わりに、３Ｄメモリデバイス３００は、メモリスタック３１４よりも上にあって第２の半導体層３２２と接触しているバックサイドソースコンタクト３３２を含むことができる。バックサイドソースコンタクト３３２は、図２Ａ～図２Ｃのバックサイドソースコンタクト２１６の一例であってよい。ソースコンタクト３３２およびメモリスタック３１４（およびそれを通る絶縁構造３３０）は、半導体層３２２（薄化された基板）の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトとみなされ得る。いくつかの実施形態において、ソースコンタクト３３２は、第２の半導体層３２２内にさらに貫入し、半導体層３２０および３２２を通して、チャネル構造３２４の半導体チャネル３２８に電気的に接続される。ソースコンタクト３３２が第２の半導体層３２２内に貫入する深さは、異なる例では異なる可能性があることは理解される。第２の半導体層３２２がＮウェルであるいくつかの実施形態では、ソースコンタクト３３２は、バックサイド「Ｎウェルピックアップ」とも称される。ソースコンタクト３３２は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト３３２は、ＶＩＡコンタクト（図２Ａ～図２Ｃのバックサイドソースコンタクト２１６として）を含む。いくつかの実施形態において、ソースコンタクト３３２は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト３３２は、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、窒化チタン（ＴｉＮ））によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図３に示されているように、３Ｄメモリデバイス３００は、パッドアウトのための、たとえば、３Ｄメモリデバイス３００と外部回路との間で電気信号を転送するための、ソースコンタクト３３２の上にあり、接触しているＢＥＯＬバックサイド相互接続層３３３をさらに含むことができる。バックサイド相互接続層３３３は、図２Ａ～図２Ｃにおいて上で説明されているバックサイド相互接続構造の例も含み得る。いくつかの実施形態において、バックサイド相互接続層３３３は、第２の半導体層３２２上の１つまたは複数のＩＬＤ層３３４と、ＩＬＤ層３３４上の再配線層３３６とを含む。ソースコンタクト３３２の上側端部は、いくつかの実施形態により、ＩＬＤ層３３４の頂面、および再配線層３３６の底面と同一平面上にあり、ソースコンタクト３３２は垂直方向にＩＬＤ層３３４を通って第２の半導体層３２２内に貫入する。バックサイド相互接続層３３３内のＩＬＤ層３３４は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
バックサイド相互接続層３３３内の再配線層３３６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層３３６はＡｌを含む。図３には示されていないが、再配線層３３６は、図２Ａのソース線メッシュ２１０、電力線メッシュ２２０、およびＳＳＧ線２２８など、本明細書において説明されている様々なタイプのバックサイド相互接続構造を形成するようにパターン化できることは理解される。一例において、ソースコンタクト３３２は、再配線層３３６においてソース線メッシュ２１０より下にあり、ソース線メッシュ２１０と接触するものとしてよい。いくつかの実施形態において、バックサイド相互接続層３３３は、３Ｄメモリデバイス３００のパッシベーションおよび保護のための最外層としてのパッシベーション層３３８をさらに含む。再配線層３３６の一部は、ボンディングパッド３４０としてパッシベーション層３３８から露出され得る。すなわち、３Ｄメモリデバイス３００のバックサイド相互接続層３３３は、ワイヤ接合および／またはインターポーザーとの接合のためのボンディングパッド３４０も含むことができる。図２Ａ～図２Ｃには示されていないが、ボンディングパッド３４０は、いくつかの例においても、バックサイド相互接続構造の一部であってよい。
いくつかの実施形態において、３Ｄメモリデバイス３００の第２の半導体構造３０４は、第２の半導体層３２２を通るコンタクト３４２および３４４をさらに含む。第２の半導体層３２２は、薄化された基板であってよいので、いくつかの実施形態により、コンタクト３４２および３４４は、ＴＳＣである。コンタクト３４２は、図２Ａおよび図２Ｂのコンタクト２１８または２２６の一例であってよい。いくつかの実施形態において、コンタクト３４２は、再配線層３３６（たとえば、ソース線メッシュ２１０および電力線メッシュ２２０を含む）と接触すべき第２の半導体層３２２およびＩＬＤ層３３４を貫通する。たとえば、ＮＡＮＤメモリストリングのソースは、半導体層３２０および３２２、ソースコンタクト３３２、ならびに再配線層３３６（たとえば、図２Ａ～図２Ｃのソース線メッシュ２１０を有する）を通してコンタクト３４２に（たとえば、図２Ａ～図２Ｃのコンタクト２１８として）電気的に接続され得る。すなわち、コンタクト３４２（コンタクト２１８または２２６のいずれか）は、再配線層３３６において、それぞれ、ソース線メッシュ２１０または電力線メッシュ２２０より下にあり、接触することができる。図３には示されていないが、図２Ａのコンタクト２３０の一例として、３Ｄメモリデバイス３００は、メモリスタック３１４の導電体層３１６（すなわち、ＳＳＧ）のうちの１つと接触すべきメモリスタック３１４内にさらに貫入するコンタクト（たとえば、図２Ａのコンタクト２３０の一例）も含み得る。コンタクトは（たとえば、図２Ａのコンタクト２３０として）、再配線層３３６内のＳＳＧ線２２８より下にあり、ＳＳＧ線２２８と接触し得る。
いくつかの実施形態において、コンタクト３４４は、第２の半導体層３２２およびＩＬＤ層３３４を貫通してボンディングパッド３４０と接触する。コンタクト３４２および３４４は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト３４４は、コンタクト３４４を第２の半導体層３２２から電気的に絶縁するためのスペーサ（たとえば、誘電体層）をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイス３００は、各々メモリスタック３１４の外側で第２の半導体層３２２に対して垂直に延在する周辺コンタクト３４６および３４８をさらに備える。各周辺コンタクト３４６または３４８は、たとえば、図２Ａ～図２Ｃの周辺領域２０８および階段領域２０４、またはコンタクト２１８が配設されているコアアレイ領域２０６Ａおよび２０６Ｂの周辺領域に対応する周辺領域内の接合層３１２から第２の半導体層３２２まで垂直に延在するようにメモリスタック３１４の深さよりも深い深さを有することができる。いくつかの実施形態において、周辺コンタクト３４６は、ソース線メッシュ２１０または電力線メッシュ２２０が第１の半導体構造３０２内の周辺回路３０８に電気的に接続されるように、コンタクト３４２より下にあり、コンタクト３４２と接触している。一例において、ＮＡＮＤメモリストリングのソースは、再配線層３３６（たとえば、ソース線メッシュ２１０を含む）、コンタクト３４２（たとえば、コンタクト２１８として）、および周辺コンタクト３４６を通してＮＡＮＤメモリストリングのソースを制御し／感知するための周辺回路３０８の一部に電気的に接続され得る。別の例において、電源は、再配線層３３６（たとえば、電力線メッシュ２２０を含む）、コンタクト３４２（たとえば、コンタクト２２６として）、および周辺コンタクト３４６を通して３Ｄメモリデバイス３００に電力を供給するための周辺回路３０８の電力線に電気的に接続され得る。いくつかの実施形態において、周辺コンタクト３４８は、コンタクト３４４よりも下にあり、コンタクト３４４と接触し、それにより、第１の半導体構造３０２内の周辺回路３０８は、少なくともコンタクト３４４および周辺コンタクト３４８を通してパッドアウト用のボンディングパッド３４０に電気的に接続される。周辺コンタクト３４６および３４８は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図３に示されているように、３Ｄメモリデバイス３００は、相互接続構造の一部として、多様なローカルコンタクト（「Ｃ１」とも呼ばれる）も含み、メモリスタック３１４内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造３２４の下側端部より下にあり、それと接触しているチャネルローカルコンタクト３５０を含む。各チャネルローカルコンタクト３５０は、ビット線ファンアウトのためにビット線コンタクト（図示せず）に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック３１４の階段構造におけるそれぞれの導電体層３１６（ワード線を含む）よりも下にあり、それと接触しているワード線ローカルコンタクト３５２をさらに含む。チャネルローカルコンタクト３５０およびワード線ローカルコンタクト３５２などのローカルコンタクトは、少なくとも接合層３１２および３１０を通して第１の半導体構造３０２の周辺回路３０８に電気的に接続され得る。チャネルローカルコンタクト３５０およびワード線ローカルコンタクト３５２などのローカルコンタクトは、各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）に囲まれたシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図４は、本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるさらに別の例示的な３Ｄメモリデバイス４００の断面を例示する平面図である。３Ｄメモリデバイス４００は、フリップチップボンディング後の３Ｄメモリデバイス１００の一例であってよく、図４は、フリップチップボンディング後の３Ｄメモリデバイス１００のバックサイドの一例を示している。図４に示されているように、３Ｄメモリデバイス４００のメモリスタックは、いくつかの実施形態によれば、その中にチャネル構造４０８を有する２つのコアアレイ領域４０６Ａおよび４０６Ｂと、平面図内のｘ方向（たとえば、ワード線方向）のコアアレイ領域４０６Ａと４０６Ｂとの間の階段領域４０４とを含む。ｙ方向（たとえば、ビット線方向）において、図４は、３Ｄメモリデバイス４００の１つのブロック４０２におけるバックサイド相互接続構造を示し、これは、複数のブロックにおいて任意の好適な回数だけ繰り返され得る。
いくつかの実施形態において、３Ｄメモリデバイス４００は、平面図内で、ソース線メッシュ４１０を含む。いくつかの実施形態において、ソース線メッシュ４１０は、コアアレイ領域４０６Ａおよび４０６Ｂならびに階段領域４０４内にある。図４に示されているように、ソース線メッシュ４１０は、いくつかの実施形態によれば、図２Ａ～図２Ｃのソース線メッシュ２１０の歯ソース線２１２と同様に、各々平面図内の階段領域４０４ならびにコアアレイ領域４０６Ａおよび４０６Ｂにわたってｘ方向（たとえば、ワード線方向）で横方向に延在する複数の平行ソース線４１２を備える。図２Ａおよび図２Ｂの単一シャフトソース線２１４を有するソース線メッシュ２１０とは異なり、ソース線メッシュ４１０は、各々平面図内でｙ方向（たとえば、ビット線方向）で横方向に延在する複数の平行ソース線４１４も備え得る。平行ソース線４１４は、図４に示されているように、コアアレイ領域４０６Ａおよび４０６Ｂならびに階段領域４０４内に配設され得る。いくつかの例において、ソース線４１４は、階段領域４０４内に配設されず、コアアレイ領域４０６Ａおよび４０６Ｂにのみ配設され得ることは理解される。
３Ｄメモリデバイス４００は、コアアレイ領域４０６Ａおよび４０６Ｂ内にバックサイドソースコンタクト４１６（たとえば、ＶＩＡコンタクトの形態の）を含むこともできるが、階段領域４０４内には含まない。たとえば、バックサイドソースコンタクト４１６は、コアアレイ領域４０６Ａまたは４０６Ｂに均等に分配され得る。図４に示されているように、各チャネル構造４０８は、いくつかの実施形態によれば、バックサイドソースコンタクト４１６のそれぞれの１つより下にあり、それぞれ１つと横方向に整列される。すなわち、各チャネル構造４０８は、チャネル構造４０８の直接上にあるそれぞれのバックサイドソースコンタクト４１６と重ねられ、それによってＮＡＮＤメモリストリングのソースとバックサイドソースコンタクト４１６との間の抵抗を低減することができる。いくつかの実施形態において、チャネル構造４０８は行と列を有するアレイに配置構成されるので、バックサイドソースコンタクトも行と列を有するアレイに配置構成される。各ソース線４１４または４１２は、平面図内のアレイの行または列でバックサイドソースコンタクト４１６の各々と接触することができる。いくつかの実施形態において、ｙ方向に延在する各ソース線４１４は、列においてバックサイドソースコンタクト４１６の各々と接触することができる。いくつかの例では、ｘ方向に延在する各ソース線４１２は、行においてバックサイドソースコンタクト４１６の各々と接触してもよい。いくつかの実施形態において、各ソース線４１４または４１２は、平面図内のアレイの２つの隣接する行または列でバックサイドソースコンタクト４１６の各々と接触している。たとえば、図４に示されているように、ｙ方向に延在する各ソース線４１４は、２つの隣接する列においてバックサイドソースコンタクト４１６の各々と接触してもよい。図示されていないが、同様に、ｘ方向に延在する各ソース線４１２は、他の例では、２つの隣接する行においてバックサイドソースコンタクト４１６の各々と接触してもよい。
３Ｄメモリデバイス４００は、ＴＳＣなどの、コンタクト４１８をさらに備えることができる。いくつかの実施形態において、コンタクト４１８は、階段領域４０４ならびにコアアレイ領域４０６Ａおよび４０６Ｂの一部において、ソース線メッシュ４１０より下に、ソース線メッシュ４１０と接触するように分配される。コンタクト４１８は、シリコン基板を貫通するＴＳＣであってよいので、コンタクト４１８は、いくつかの実施形態によれば、コアアレイ領域４０６Ａおよび４０６Ｂ内のソース線メッシュ４１０の中心部分のチャネル構造４０８と重なることを回避するようにソース線メッシュ４１０の周辺部分（階段領域４０４の部分を含む）より下に、周辺部分と接触するように分配されている。たとえば、図４に示されているように、コンタクト４１８は、コアアレイ領域４０６Ａおよび４０６Ｂ内の一番外側のソース線４１２および４１４より下に、そのソース線４１２および４１４に接触するように分配され得る。コンタクト４１８は、また、階段領域４０４内でソース線４１４より下に、ソース線４１４と接触するように分配され得る。
以下で詳細に説明されているように、各バックサイドソースコンタクト４１６は、それぞれのＮＡＮＤメモリストリングのソースに電気的に接続されてよく、ソース線メッシュ４１０は、各バックサイドソースコンタクト４１６を電気的に接続し、次いで、ＮＡＮＤメモリストリングのソースに電気的に接続される。同様に、各コンタクト４１８は、３Ｄメモリデバイス４００の周辺回路に電気的に接続されてよく、ソース線メッシュ４１０は、各コンタクト４１８を電気的に接続し、次いで、３Ｄメモリデバイス４００の周辺回路に電気的に接続される。結果として、周辺回路は、ＮＡＮＤメモリストリングのソースに電気的に接続され、３Ｄメモリデバイス４００のバックサイドのコンタクト４１８、ソース線メッシュ４１０、およびバックサイドソースコンタクト４１６を含む金属ルーティングを通してソースを制御し、および／または感知することができる。図２Ａ～図２Ｃの例と比較して、コンタクト４１８、ソース線メッシュ４１０、およびバックサイドソースコンタクト４１６のレイアウト、たとえば、チャネル構造４０８のアレイに対応するバックサイドソースコンタクト４１６のアレイ、ならびに各々コアアレイ領域４０６Ａおよび４０６Ｂ内の２つの隣接する列内でバックサイドソースコンタクト４１６と接触するソース線４１４は、金属ルーティングの全体の抵抗をさらに低減することができる。
図５は、本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイス５００の断面の側面図を例示している。３Ｄメモリデバイス５００は、図４の３Ｄメモリデバイス４００の一例であり得る。３Ｄメモリ５００は、ソースコンタクト５０２の配置構成を除き、図３の３Ｄメモリデバイス３００に類似している。図５に示されているように、各チャネル構造３２４は、半導体層３２２と接触している、それぞれのソースコンタクト５０２（たとえば、図４のバックサイドソースコンタクト４１６の一例）より下にあり、そのソースコンタクト５０２と横方向に（たとえば、ｘ方向およびｙ方向の両方向に）整列されている。３Ｄメモリデバイス５００および３００の両方における他の同じ構造の詳細は、説明を容易にするために繰り返されないことは理解される。
図６Ａ～図６Ｄは、本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための加工プロセスを例示している。図７は、本開示のいくつかの実施形態による、バックサイド相互接続構造を有する例示的な３Ｄメモリデバイスを形成するための方法７００のフローチャートを例示している。図６Ａ～図６Ｄ、および図７に示されている３Ｄメモリデバイスの例は、図２Ａ～図２Ｃおよび図４に示されている３Ｄメモリデバイス２００、２０１、２０３、および４００を含む。図６Ａ～図６Ｄ、および図７は、一緒に説明される。方法７００に示されている動作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図７に示されているのと異なる順序で、実行されてよい。
図７を参照すると、方法７００は、周辺回路が第１の基板上に形成される動作７０２から始まる。第１の基板は、シリコン基板であってよい。図６Ａに例示されているように、複数のトランジスタを有する周辺回路６０４は、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の好適なプロセスを含む複数のプロセスを使用して第１のシリコン基板６０２上に形成される。
方法７００は、図７に例示されているように、動作７０４に進み、各々メモリスタックを垂直方向に貫通する複数のチャネル構造が第２の基板のフロントサイド上に形成される。いくつかの実施形態において、メモリスタックは、チャネル構造を有する２つのコアアレイ領域と、平面図内の第１の横方向の２つのコアアレイ領域の間の階段領域とを備える。図６Ａに例示されているように、各々メモリスタックを垂直方向に貫通するチャネル構造６０８のアレイが、第２のシリコン基板６０６のフロントサイド上に形成される。
方法７００は、図７に例示されているように、動作７０６に進み、第１の基板および第２の基板は、向かい合わせに接合され、それによりチャネル構造は周辺回路よりも上にある。接合は、ハイブリッド接合を含み得る。図６Ａおよび図６Ｂに例示されているように、第２のシリコン基板６０６およびその上に形成されたコンポーネント（たとえば、チャネル構造６０８）は、上下反転され、第１のシリコン基板６０２およびその上に形成されたコンポーネント（たとえば、周辺回路６０４）と上向きに、すなわち、向かい合わせに接合され、それによって、いくつかの実施形態により、シリコン基板６０２と６０６との間に接合界面６０９を形成する。
方法７００は、図７に例示されているように、動作７０８に進み、第２の基板が薄化される。薄化は、第２の基板のバックサイドから実行される。図６Ｂに例示されているように、第２のシリコン基板６０６（図６Ａに示されている）は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用することで、半導体層６１０（すなわち、薄化された第２のシリコン基板６０６）になるようにバックサイドから薄化される。
方法７００は、図７に例示されているように、動作７１０に進み、複数のコンタクトが薄化された第２の基板を通して形成され、複数のソースコンタクトが薄化された第２の基板と接触するように形成される。コンタクトおよびソースコンタクトは、薄化された第２の基板のバックサイドから形成される。いくつかの実施形態において、チャネル構造の各々は、ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列されている。いくつかの実施形態において、ソースコンタクトは、行と列とを有するアレイに配置構成される。図６Ｃに例示されているように、バックサイドソースコンタクト６１２は、半導体層６１０のバックサイドから形成され、半導体層６１０と接触する。いくつかの実施形態において、各チャネル構造６０８は、それぞれのバックサイドソースコンタクト６１２より下にあり、それぞれのバックサイドソースコンタクト６１２と横方向に整列されている。複数のＴＳＣ６１４、６１６、および６１８が、半導体層６１０を通って半導体層６１０のバックサイドから形成され得る。いくつかの実施形態において、ＴＳＣ６１６は、メモリスタック内にさらに貫入し、メモリスタック内のＳＳＧと接触する。
方法７００は、図７に例示されているように、動作７１２に進み、ソース線メッシュが、薄化された第２の基板のバックサイド上に形成され、それによりソース線メッシュは、複数のソースコンタクト、および複数のコンタクトの第１のセットより上にあり、それらと接触する。いくつかの実施形態において、ソース線メッシュは、各々が平面図内で横方向に延在する複数の平行ソース線を含む。いくつかの実施形態において、ソース線メッシュは、ソースコンタクトの各々より上にあり、ソースコンタクトの各々と接触している。いくつかの実施形態において、ソース線の各々は、平面図内のアレイの行または列内のソースコンタクトの各々と接触している。いくつかの実施形態において、ソース線の各々は、平面図内のアレイの２つの隣接する行または列内のソースコンタクトの各々と接触している。図６Ｄに例示されているように、ソース線メッシュ６２０は、半導体層６１０のバックサイド上に形成され、それによりソース線メッシュ６２０は、バックサイドソースコンタクト６１２さらにはＴＳＣ６１４より上にあり、それらと接触する。ソース線メッシュ６２０、バックサイドソースコンタクト６１２、およびＴＳＣ６１４のレイアウトは、たとえば、図２Ａ～図２Ｃおよび図４に示されている例のように、異なる例において異なり得る。
方法７００は、図７に例示されているように、動作７１４に進み、複数のＳＳＧ線が、薄化された第２の基板のバックサイド上に形成され、それによりＳＳＧ線は、複数のソースコンタクトの第２のセットより上にあり、それらと接触する。いくつかの実施形態において、ＳＳＧ線の各々は、２つのコアアレイ領域および階段領域をまたがって第１の横方向に延在し、コンタクトの第２のセットは、平面図内でコアアレイ領域内に分配される。いくつかの実施形態において、ＳＳＧ線は、平面図内で、第１の横方向に垂直な第２の横方向に平行に均等に分配される。図６Ｄに例示されているように、ＳＳＧ線６２４が半導体層６１０のバックサイド上に形成され、それによりＳＳＧ線６２４はＴＳＣ６１６より上にあり、ＴＳＣ６１６と接触する。ＳＳＧ線６２４およびＴＳＣ６１６のレイアウトは、たとえば、図２Ａに示されている例のように、異なる例では異なり得る。
方法７００は、図７に例示されているように、動作７１６に進み、電力線メッシュが、薄化された第２の基板のバックサイド上に形成され、それにより電力線メッシュは、複数のソースコンタクトの第３のセットより上にあり、それらと接触する。いくつかの実施形態において、コンタクトの第３のセットは、平面図内で、階段領域、またはメモリアレイの外側の周辺領域のうちの少なくとも一方に分配される。図６Ｄに例示されているように、電力線メッシュ６２２が半導体層６１０のバックサイド上に形成され、それにより電力線メッシュ６２２はＴＳＣ６１８より上にあり、ＴＳＣ６１８と接触する。電力線メッシュ６２２およびＴＳＣ６１８のレイアウトは、たとえば、図２Ａおよび図２Ｂに示されている例のように、異なる例では異なり得る。動作７１２、７１４、および７１６は、３つの順次動作として上で説明されているが、動作７１２、７１４、および７１６は、同じ加工プロセスで実行されてもよいことは理解される。たとえば、ソース線メッシュ６２０、電力線メッシュ６２２、およびＳＳＧ線６２４のうちの１つまたは複数は、同じ加工プロセスにおいてパターン化され、形成され得る。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、メモリスタックより上にあり、半導体層と接触している、複数のソースコンタクトと、半導体層を通る複数のコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。複数のソースコンタクトは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。複数のコンタクトの第１のセットは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。
いくつかの実施形態において、メモリスタックは、チャネル構造を有する２つのコアアレイ領域と、平面図内の第１の横方向の２つのコアアレイ領域の間の階段領域とを備える。
いくつかの実施形態において、バックサイド相互接続層は、平面図内で複数のＳＳＧ線をさらに備え、複数のコンタクトの第２のセットは、ＳＳＧ線より下に、ＳＳＧ線と接触するように分配される。
いくつかの実施形態において、ＳＳＧ線の各々は、２つのコアアレイ領域および階段領域をまたがって第１の横方向に延在し、コンタクトの第２のセットは、平面図内でコアアレイ領域内に分配される。
いくつかの実施形態において、コンタクトの第２のセットの各々は、メモリスタック内にさらに貫入してメモリスタックの導電体層のうちの１つと接触する。
いくつかの実施形態において、ＳＳＧ線は、平面図内で、第１の横方向に垂直な第２の横方向に平行に均等に分配される。
いくつかの実施形態において、バックサイド相互接続層は、平面図内で電力線メッシュをさらに備え、複数のコンタクトの第３のセットは、電力線メッシュより下に、電力線メッシュと接触するように分配されている。
いくつかの実施形態において、コンタクトの第３のセットは、平面図内で、階段領域、またはメモリアレイの外側の周辺領域のうちの少なくとも一方に分配される。
いくつかの実施形態において、電力線メッシュは、櫛状の形状を有する。
いくつかの実施形態において、バックサイド相互接続層は、コンタクトの第３のセットを通して電力線メッシュに電気的に接続されるボンディングパッドをさらに備える。
いくつかの実施形態において、ソース線メッシュは、櫛状の形状を有する。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、半導体層と接触している複数のソースコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。チャネル構造の各々は、ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列されている。ソース線メッシュは、ソースコンタクトの各々より上にあり、ソースコンタクトの各々と接触している。
いくつかの実施形態において、３Ｄメモリデバイスは、半導体層を通り、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている複数のコンタクトをさらに備える。
いくつかの実施形態において、メモリスタックは、チャネル構造を有する１つまたは複数のコアアレイ領域を備え、コンタクトは、平面図内でコアアレイ領域の外側に分配される。
いくつかの実施形態において、ソース線メッシュは、各々が平面図内で横方向に延在する複数の平行ソース線を含む。
いくつかの実施形態において、ソースコンタクトは、アレイに配置構成され、ソース線の各々は、平面図内のアレイの行または列内のソースコンタクトの各々と接触している。
いくつかの実施形態において、ソース線の各々は、平面図内のアレイの２つの隣接する行または列内のソースコンタクトの各々と接触している。
本開示のさらに別の態様により、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。各々が第２の基板のフロントサイドにあるメモリスタックを垂直方向に貫通する複数のチャネル構造が形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりチャネル構造は周辺回路より上にある。第２の基板は、薄化される。薄化された第２の基板を通る複数のコンタクトおよび薄化された第２の基板と接触する複数のソースコンタクトが形成される。ソース線メッシュが、薄化された第２の基板のバックサイド上に形成され、それによりソース線メッシュは、複数のソースコンタクト、および複数のコンタクトの第１のセットより上にあり、それらと接触する。
いくつかの実施形態において、メモリスタックは、チャネル構造を有する２つのコアアレイ領域と、平面図内の第１の横方向の２つのコアアレイ領域の間の階段領域とを備える。
いくつかの実施形態において、複数のＳＳＧ線が、薄化された第２の基板のバックサイド上に形成され、ＳＳＧ線は、それにより複数のコンタクトの第２のセットより上にあり、それらと接触する。
いくつかの実施形態において、ＳＳＧ線の各々は、２つのコアアレイ領域および階段領域をまたがって第１の横方向に延在し、コンタクトの第２のセットは、平面図内でコアアレイ領域内に分配される。
いくつかの実施形態において、ＳＳＧ線は、平面図内で、第１の横方向に垂直な第２の横方向に平行に均等に分配される。
いくつかの実施形態において、電力線メッシュが、薄化された第２の基板のバックサイド上に形成され、それにより電力線メッシュは、複数のコンタクトの第３のセットより上にあり、それらと接触する。
いくつかの実施形態において、ソース線メッシュは、各々が平面図内で横方向に延在する複数の平行ソース線を含む。
いくつかの実施形態において、チャネル構造の各々は、ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列され、ソース線メッシュは、ソースコンタクトの各々より上にあり、ソースコンタクトの各々と接触している。
いくつかの実施形態において、ソースコンタクトは、アレイに配置構成され、ソース線の各々は、平面図内のアレイの行または列内のソースコンタクトの各々と接触している。
いくつかの実施形態において、ソース線の各々は、平面図内のアレイの２つの隣接する行または列内のソースコンタクトの各々と接触している。
特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。
本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。
発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。
本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。
１００ ３Ｄメモリデバイス
１０２ ブロック
１０４ 階段領域
１０６Ａ、１０６Ｂ コアアレイ領域
１０８ 絶縁構造
１１０ チャネル構造
２００ ３Ｄメモリデバイス
２０１ ３Ｄメモリデバイス
２０２ ブロック
２０３ ３Ｄメモリデバイス
２０４ 階段領域
２０６Ａ、２０６Ｂ コアアレイ領域
２０８ 周辺領域
２１０ ソース線メッシュ
２１２ 平行歯ソース線
２１４ シャフトソース線
２１６ バックサイドソースコンタクト
２１８、２２６、２３０ コンタクト
２２０ 電力線メッシュ
２２２ 歯電力線
２２４ シャフト電力線
２２８ ＳＳＧ線
２３０ コンタクト
３００ ３Ｄメモリデバイス
３０１ 基板
３０２ 第１の半導体構造
３０４ 第２の半導体構造
３０６ 接合界面
３０８ 周辺回路
３１０ 接合層
３１１ 接合コンタクト
３１２ 接合層
３１３ 接合コンタクト
３１４ メモリスタック
３１６ 一番上の導電体層
３１８ 誘電体層
３２０、３２２ 半導体層
３２４ チャネル構造
３２６ メモリ膜
３２８ 半導体チャネル
３２９ チャネルプラグ
３３０ 絶縁構造
３３２ ソースコンタクト、バックサイドソースコンタクト
３３３ バックサイド相互接続層
３３４ ＩＬＤ層
３３６ 再配線層
３３８ パッシベーション層
３４０ ボンディングパッド
３４２、３４４ コンタクト
３４６、３４８ 周辺コンタクト
３５０ チャネルローカルコンタクト
３５２ ワード線ローカルコンタクト
４００ ３Ｄメモリデバイス
４０２ ブロック
４０４ 階段領域
４０６Ａ、４０６Ｂ コアアレイ領域
４０８ チャネル構造
４１０ ソース線メッシュ
４１２ 平行ソース線
４１４ 平行ソース線
４１６ バックサイドソースコンタクト
４１８ コンタクト
５００ ３Ｄメモリデバイス
５０２ ソースコンタクト
６０２ 第１のシリコン基板
６０４ 周辺回路
６０６ 第２のシリコン基板
６０８ チャネル構造
６０９ 接合界面
６１０ 半導体層
６１２ バックサイドソースコンタクト
６１４、６１６、６１８ ＴＳＣ
６２０ ソース線メッシュ
６２２ 電力線メッシュ
６２４ ＳＳＧ線
７００ 方法

Claims (28)

  1. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
    各々が垂直方向に前記メモリスタックを貫通する複数のチャネル構造と、
    前記複数のチャネル構造より上にあり、前記複数のチャネル構造と接触している半導体層と、
    前記メモリスタックより上にあり、前記半導体層と接触している複数のソースコンタクトと、
    前記半導体層を通る複数のコンタクトと、
    平面図内でソース線メッシュを含む前記半導体層より上にあるバックサイド相互接続層であって、前記複数のソースコンタクトは、前記ソース線メッシュより下に、前記ソース線メッシュと接触するように分配され、前記複数のコンタクトの第１のセットは、前記ソース線メッシュより下に、前記ソース線メッシュと接触するように分配されている、バックサイド相互接続層とを備える、３Ｄメモリデバイス。
  2. 前記メモリスタックは、前記チャネル構造を有する２つのコアアレイ領域と、前記平面図内の第１の横方向の前記２つのコアアレイ領域の間の階段領域とを備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記バックサイド相互接続層は、前記平面図内で複数のソースセレクトゲート（ＳＳＧ）線をさらに備え、前記複数のコンタクトの第２のセットは、前記ＳＳＧ線より下に、前記ＳＳＧ線と接触するように分配される、請求項２に記載の３Ｄメモリデバイス。
  4. 前記ＳＳＧ線の各々は、前記２つのコアアレイ領域および前記階段領域をまたがって前記第１の横方向に延在し、前記コンタクトの前記第２のセットは、前記平面図内で前記コアアレイ領域内に分配される、請求項３に記載の３Ｄメモリデバイス。
  5. コンタクトの前記第２のセットの各々は、前記メモリスタック内にさらに貫入して前記メモリスタックの前記導電体層のうちの１つと接触する、請求項３または４に記載の３Ｄメモリデバイス。
  6. 前記ＳＳＧ線は、前記平面図内で、前記第１の横方向に垂直な第２の横方向に平行に均等に分配される、請求項３から５の何れか一項に記載の３Ｄメモリデバイス。
  7. 前記バックサイド相互接続層は、前記平面図内で電力線メッシュをさらに備え、前記複数のコンタクトの第３のセットは、前記電力線メッシュより下に、前記電力線メッシュと接触するように分配される、請求項２から６の何れか一項に記載の３Ｄメモリデバイス。
  8. 前記コンタクトの前記第３のセットは、前記平面図内で、前記階段領域、またはメモリアレイの外側の周辺領域のうちの少なくとも一方に分配される、請求項７に記載の３Ｄメモリデバイス。
  9. 前記電力線メッシュは、櫛状の形状を有する、請求項７または８に記載の３Ｄメモリデバイス。
  10. 前記バックサイド相互接続層は、前記コンタクトの前記第３のセットを通して前記電力線メッシュに電気的に接続されているボンディングパッドをさらに備える、請求項７から９の何れか一項に記載の３Ｄメモリデバイス。
  11. 前記ソース線メッシュは、櫛状の形状を有する、請求項１から１０の何れか一項に記載の３Ｄメモリデバイス。
  12. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
    各々が垂直方向に前記メモリスタックを貫通する複数のチャネル構造と、
    前記複数のチャネル構造より上にあり、前記複数のチャネル構造と接触している半導体層と、
    前記半導体層と接触している複数のソースコンタクトであって、前記チャネル構造の各々は、前記ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列されている、複数のソースコンタクトと、
    平面図内でソース線メッシュを含む前記半導体層より上にあるバックサイド相互接続層であって、前記ソース線メッシュは、前記ソースコンタクトの各々より上にあり、前記ソースコンタクトの各々と接触している、バックサイド相互接続層とを備える、３Ｄメモリデバイス。
  13. 前記半導体層を通って、前記ソース線メッシュより下に、前記ソース線メッシュと接触するように分配されている複数のコンタクトをさらに備える、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記メモリスタックは、前記チャネル構造を有する１つまたは複数のコアアレイ領域を備え、前記コンタクトは、前記平面図内で前記コアアレイ領域の外側に分配される、請求項１３に記載の３Ｄメモリデバイス。
  15. 前記ソース線メッシュは、各々が前記平面図内で横方向に延在する複数の平行ソース線を含む、請求項１２から１４の何れか一項に記載の３Ｄメモリデバイス。
  16. 前記ソースコンタクトは、アレイに配置構成され、前記ソース線の各々は、前記平面図内の前記アレイの行または列内の前記ソースコンタクトの各々と接触する、請求項１５に記載の３Ｄメモリデバイス。
  17. 前記ソース線の各々は、前記平面図内の前記アレイの２つの隣接する行または列内の前記ソースコンタクトの各々と接触する、請求項１６に記載の３Ｄメモリデバイス。
  18. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の基板上に周辺回路を形成するステップと、
    各々が第２の基板のフロントサイド上のメモリスタックを垂直方向に貫通する複数のチャネル構造を形成するステップと、
    前記第１の基板と前記第２の基板とを向かい合わせに接合し、それにより前記チャネル構造は前記周辺回路よりも上にある、ステップと、
    前記第２の基板を薄化するステップと、
    前記薄化された第２の基板を通る複数のコンタクトおよび前記薄化された第２の基板と接触する複数のソースコンタクトを形成するステップと、
    ソース線メッシュを、前記薄化された第２の基板のバックサイド上に形成し、それにより前記ソース線メッシュは、前記複数のソースコンタクト、および前記複数のコンタクトの第１のセットより上にあり、それらと接触する、ステップとを含む、方法。
  19. 前記メモリスタックは、前記チャネル構造を有する２つのコアアレイ領域と、平面図内の第１の横方向の前記２つのコアアレイ領域の間の階段領域とを備える、請求項１８に記載の方法。
  20. 複数のソースセレクトゲート（ＳＳＧ）線を、前記薄化された第２の基板の前記バックサイド上に形成し、それにより前記ＳＳＧ線は、前記複数のコンタクトの第２のセットより上にあり、それらと接触する、ステップをさらに含む、請求項１９に記載の方法。
  21. 前記ＳＳＧ線の各々は、前記２つのコアアレイ領域および前記階段領域をまたがって前記第１の横方向に延在し、前記コンタクトの前記第２のセットは、前記平面図内で前記コアアレイ領域内に分配される、請求項２０に記載の方法。
  22. 前記ＳＳＧ線は、前記平面図内で、前記第１の横方向に垂直な第２の横方向に平行に均等に分配される、請求項２０または２１の何れか一項に記載の方法。
  23. 電力線メッシュを、前記薄化された第２の基板の前記バックサイド上に形成し、それにより前記電力線メッシュは、前記複数のコンタクトの第３のセットより上にあり、それらと接触する、ステップをさらに含む、請求項１９に記載の方法。
  24. 前記コンタクトの前記第３のセットは、前記平面図内で、前記階段領域、またはメモリアレイの外側の周辺領域のうちの少なくとも一方に分配される、請求項２３に記載の方法。
  25. 前記ソース線メッシュは、各々が平面図内で横方向に延在する複数の平行ソース線を含む、請求項１８に記載の方法。
  26. 前記チャネル構造の各々は、前記ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列され、前記ソース線メッシュは、前記ソースコンタクトの各々より上にあり、前記ソースコンタクトの各々と接触している、請求項２５に記載の方法。
  27. 前記ソースコンタクトは、アレイに配置構成され、前記ソース線の各々は、前記平面図内の前記アレイの行または列内の前記ソースコンタクトの各々と接触する、請求項２６に記載の方法。
  28. 前記ソース線の各々は、前記平面図内の前記アレイの２つの隣接する行または列内の前記ソースコンタクトの各々と接触する、請求項２７に記載の方法。
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