JPH02150014A - 露光位置合わせ方法 - Google Patents
露光位置合わせ方法Info
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- JPH02150014A JPH02150014A JP63303657A JP30365788A JPH02150014A JP H02150014 A JPH02150014 A JP H02150014A JP 63303657 A JP63303657 A JP 63303657A JP 30365788 A JP30365788 A JP 30365788A JP H02150014 A JPH02150014 A JP H02150014A
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- 238000000034 method Methods 0.000 title abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract description 3
- 238000006073 displacement reaction Methods 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 description 15
- 235000012431 wafers Nutrition 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229920001412 Chicle Polymers 0.000 description 1
- 240000001794 Manilkara zapota Species 0.000 description 1
- 235000011339 Manilkara zapota Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にゲートアレイ、例えばD−
RAM (、ダイナミック・ランダム・アクセス・メモ
リ)の製造過程で用いられる複数のリングラフィ工程で
の露光パターンの位置合Itに適用して好適な露光位置
合&hト方法に係わる。
RAM (、ダイナミック・ランダム・アクセス・メモ
リ)の製造過程で用いられる複数のリングラフィ工程で
の露光パターンの位置合Itに適用して好適な露光位置
合&hト方法に係わる。
本発明は、半導体装置の製造過程で用いられる複数のリ
ングラフィ工程での露光パターンの位置合せを行なう露
光位置合せ方法に係わり、その半導体装置の製造工程に
おける第1の工程で作られる第1の方向の位置検出用の
第1のマークと、第2の工程で作られる上記第1の方向
と直交する第2の方向の位置検出用の他の第2のマーク
とが形成され、これに対するマーク検出照射によって位
置検出を行なうようにして、上述の第1及び第2の工程
後の第3の工程におけるリングラフィ工程の露光の位置
合せを高精度に行なうことができるようにする。
ングラフィ工程での露光パターンの位置合せを行なう露
光位置合せ方法に係わり、その半導体装置の製造工程に
おける第1の工程で作られる第1の方向の位置検出用の
第1のマークと、第2の工程で作られる上記第1の方向
と直交する第2の方向の位置検出用の他の第2のマーク
とが形成され、これに対するマーク検出照射によって位
置検出を行なうようにして、上述の第1及び第2の工程
後の第3の工程におけるリングラフィ工程の露光の位置
合せを高精度に行なうことができるようにする。
半導体装置を製造する場合、微細パターンの形成の組合
せによって目的とする半導体装置を得ることが一般的で
あり、各微細パターンの製造工程においては、それぞれ
フォトリングラフィが適用されることから、各種半導体
装置の製造においては、複数のフォトリングラフィ工程
を伴なう。この場合、そのフォトリソグラフィ工程は先
に形成したパターンと相対的に所定の位置を保持して形
成することが必要であることから、フォトリングラフィ
における露光パターンの位置合せの精度が重要となる。
せによって目的とする半導体装置を得ることが一般的で
あり、各微細パターンの製造工程においては、それぞれ
フォトリングラフィが適用されることから、各種半導体
装置の製造においては、複数のフォトリングラフィ工程
を伴なう。この場合、そのフォトリソグラフィ工程は先
に形成したパターンと相対的に所定の位置を保持して形
成することが必要であることから、フォトリングラフィ
における露光パターンの位置合せの精度が重要となる。
フォトリングラフィ工程においては、半導体ウェファ上
に塗布したフォトレジストに対して所定のパターンの露
光を行ない、その後これを現像して所定のパターンのフ
ォトレジスト膜を形成し、これを例えばエツチングレジ
ストとして選択的エツチングを行なってゲート電極のパ
ターン化、絶縁層に対する電極ないしは配線のコンタク
ト窓の穿設、不純物導入マスクの形成などを行′なうと
いう方法がとられる。
に塗布したフォトレジストに対して所定のパターンの露
光を行ない、その後これを現像して所定のパターンのフ
ォトレジスト膜を形成し、これを例えばエツチングレジ
ストとして選択的エツチングを行なってゲート電極のパ
ターン化、絶縁層に対する電極ないしは配線のコンタク
ト窓の穿設、不純物導入マスクの形成などを行′なうと
いう方法がとられる。
第3図は縮小投影露光装置の路線的構成図を示し、この
場合圧いに直交する第1及び第2の方向、すなわちX方
向及びY方向に移動し得るステージ(1)上に半導体ウ
ェファ(2)が載置され、これに対して投影レンズ系(
3)を介して露光パターン(4)いわゆるチクルが配置
される。ステージ(1)は、露光処理に先立って露光パ
ターン(4)との相対的位置間係が所定の基準位置とな
るようにX及びY方向に関して移動調整される。この状
態で露光光源からの光りを露光パターン(4)を介して
ウェファ(2)上に形成したフォトレジストに対して照
射する露光処理が行われる。この露光処理はステージ(
1)を順次X方向及びY方向にステップ移動してウェフ
ァ(2)上に縦横にそれぞれに配列される半導体装置の
チップ形成部(5)に対して繰り返し行われる。
場合圧いに直交する第1及び第2の方向、すなわちX方
向及びY方向に移動し得るステージ(1)上に半導体ウ
ェファ(2)が載置され、これに対して投影レンズ系(
3)を介して露光パターン(4)いわゆるチクルが配置
される。ステージ(1)は、露光処理に先立って露光パ
ターン(4)との相対的位置間係が所定の基準位置とな
るようにX及びY方向に関して移動調整される。この状
態で露光光源からの光りを露光パターン(4)を介して
ウェファ(2)上に形成したフォトレジストに対して照
射する露光処理が行われる。この露光処理はステージ(
1)を順次X方向及びY方向にステップ移動してウェフ
ァ(2)上に縦横にそれぞれに配列される半導体装置の
チップ形成部(5)に対して繰り返し行われる。
例えば、MOS(絶縁ゲート型電界効果トランジスタ)
によるメモリ素子を形成する場合について、第4図の平
面図と第5図に示した第4図のAA線の断面図とを参照
して説明すると、この場合半導体フェファ(2)のMO
3素子の形成部、すなわち活性領域(10)以外のいわ
ゆるフィールド部(11)に第4図に斜線を付して示す
ように局部的熱酸化によって形成した厚い酸化膜より成
る表面絶縁層(12)が形成される。そして活性領域(
10)上には例えばゲート絶縁層を構成する薄い5in
2絶縁膜(13)が熱酸化等によって形成され、この絶
縁膜(13)上に活性領域(10)上を横切って、例え
ば多結晶シリコンより成るゲート電極(14)が被着形
成される。
によるメモリ素子を形成する場合について、第4図の平
面図と第5図に示した第4図のAA線の断面図とを参照
して説明すると、この場合半導体フェファ(2)のMO
3素子の形成部、すなわち活性領域(10)以外のいわ
ゆるフィールド部(11)に第4図に斜線を付して示す
ように局部的熱酸化によって形成した厚い酸化膜より成
る表面絶縁層(12)が形成される。そして活性領域(
10)上には例えばゲート絶縁層を構成する薄い5in
2絶縁膜(13)が熱酸化等によって形成され、この絶
縁膜(13)上に活性領域(10)上を横切って、例え
ば多結晶シリコンより成るゲート電極(14)が被着形
成される。
また、活性領域(10)上のゲート電極(14)を挟ん
でその両側、すなわちソース及びドレイン領域となる部
分上に、ソース及びドレインの各電極ないしは配線層を
オーミックにコンタクトするためのコンタクト窓(15
)が絶縁膜(13)に穿設される。
でその両側、すなわちソース及びドレイン領域となる部
分上に、ソース及びドレインの各電極ないしは配線層を
オーミックにコンタクトするためのコンタクト窓(15
)が絶縁膜(13)に穿設される。
このような半導体装置を構成する場合、まず表面絶縁層
(12)を活性領域(10)以外のフィールド部(11
)に形成するには、活性領域(10)に耐酸化マスク例
えば5iJ4 マスクを選択的に形成する。すなわち先
ず耐酸化マスクを全面的に形成し、第1のフォトリング
ラフィによってその耐酸化マスクのパターン化が行なわ
れ、これによって覆われた部分以外を例えば熱酸化する
いわゆるLOCOS によって表面絶縁層(12)の形
成が行われる。次にゲート電極(14)の形成にあたっ
ては、例えば多結晶シリコン層を全面的に形成し、不要
部分を第2のフォトリングラフィの適用による選択的エ
ツチングによって除去してゲート電極(14)を形成す
る。さらにまた、活性領域(10)上に形成された薄い
絶縁膜(13)に対するコンタクト窓(15)の穿設も
第3のフォ) IJソゲラフイエ程によって選択的エツ
チングによって行なわれる。このように繰り返えしフォ
トリソグラフィによる微細パターンの形成が行なわれる
ものであるが、例えば第2のフォトリングラフィ工程に
よるゲート電極(14)の形成にあたっては、先に形成
した表面絶縁層(12)のパターンを基準にして第2図
で説明した露光パターン(4)のウェファ(2)に対す
る相対的位置合せを必要とし、また、コンタクト窓(1
5)の形成にあたっては表面絶縁層(12)とゲート電
極(14)の両者との位置関係においてその位置合せを
行なうことが必要となる。
(12)を活性領域(10)以外のフィールド部(11
)に形成するには、活性領域(10)に耐酸化マスク例
えば5iJ4 マスクを選択的に形成する。すなわち先
ず耐酸化マスクを全面的に形成し、第1のフォトリング
ラフィによってその耐酸化マスクのパターン化が行なわ
れ、これによって覆われた部分以外を例えば熱酸化する
いわゆるLOCOS によって表面絶縁層(12)の形
成が行われる。次にゲート電極(14)の形成にあたっ
ては、例えば多結晶シリコン層を全面的に形成し、不要
部分を第2のフォトリングラフィの適用による選択的エ
ツチングによって除去してゲート電極(14)を形成す
る。さらにまた、活性領域(10)上に形成された薄い
絶縁膜(13)に対するコンタクト窓(15)の穿設も
第3のフォ) IJソゲラフイエ程によって選択的エツ
チングによって行なわれる。このように繰り返えしフォ
トリソグラフィによる微細パターンの形成が行なわれる
ものであるが、例えば第2のフォトリングラフィ工程に
よるゲート電極(14)の形成にあたっては、先に形成
した表面絶縁層(12)のパターンを基準にして第2図
で説明した露光パターン(4)のウェファ(2)に対す
る相対的位置合せを必要とし、また、コンタクト窓(1
5)の形成にあたっては表面絶縁層(12)とゲート電
極(14)の両者との位置関係においてその位置合せを
行なうことが必要となる。
この各工程の露光パターンの位置合せは、通常第6図に
示すようにウェファ(2)上のそれぞれ半導体装置が形
成されるべき縦横に配列されて最終的に分断されるチッ
プ形成部(5)間のその分断線、いわゆるスクライブラ
イン部分すなわちウェファ(2)の実質的無効部分に位
置合せのためのマークの形式を行う。この場合、露光装
置が例えばX方向及びY方向に関してそれぞれ独立に位
置検出を行うようにされた露光装置を用いる場合、第7
図にその要部を拡大して示すように、X方向位置検出用
とY方向検出用の各1組の露光マスク位置合せ用の第1
のマーク(17)を第1の工程、例えば表面絶縁層(1
2)のパターン形成の第1のフォトリングラフィ工程と
同時に例えばX方向及びY方向の各スクライブライン(
16)上に形成する。これら第1のマーク(17)は、
第8図Aに示すように、例えばY(またはX)方向に配
列された複数(図においては7個)の凹部または凸部に
よるマークパターン(19)が配列されたシングルマー
ク(20)がX(またはY)方向に複雑列(図において
は4列)に配列されて成るマルチマークよりなる。
示すようにウェファ(2)上のそれぞれ半導体装置が形
成されるべき縦横に配列されて最終的に分断されるチッ
プ形成部(5)間のその分断線、いわゆるスクライブラ
イン部分すなわちウェファ(2)の実質的無効部分に位
置合せのためのマークの形式を行う。この場合、露光装
置が例えばX方向及びY方向に関してそれぞれ独立に位
置検出を行うようにされた露光装置を用いる場合、第7
図にその要部を拡大して示すように、X方向位置検出用
とY方向検出用の各1組の露光マスク位置合せ用の第1
のマーク(17)を第1の工程、例えば表面絶縁層(1
2)のパターン形成の第1のフォトリングラフィ工程と
同時に例えばX方向及びY方向の各スクライブライン(
16)上に形成する。これら第1のマーク(17)は、
第8図Aに示すように、例えばY(またはX)方向に配
列された複数(図においては7個)の凹部または凸部に
よるマークパターン(19)が配列されたシングルマー
ク(20)がX(またはY)方向に複雑列(図において
は4列)に配列されて成るマルチマークよりなる。
そして第2の工程、例えばゲート電!(14)のパター
ン化のフォトリングラフィ時の位置合せに当っては第1
のマーク(17)にマーク検出線例えばレーザー光をX
方向及びY方向にそれぞれ相対的にスキャンし、回折光
によって第8−8に示すようなシングルマーク(20)
の配列数に対応する信号ピーク数と位置関係を有する電
気信号を取り出し、この電気信号のピーク位置a、b、
c、dの平均化によってそのX及びYの位置検出を行い
、これによって第2図におけるウェファ(2)と露光パ
ターン(4)との相対的位置関係をX及びY方向に関し
て調整してゲート電極(14)の形成における第2のリ
ングラフィ工程の露光位置合せ、すなわち露光パターン
(4)の位置合せを行なう。
ン化のフォトリングラフィ時の位置合せに当っては第1
のマーク(17)にマーク検出線例えばレーザー光をX
方向及びY方向にそれぞれ相対的にスキャンし、回折光
によって第8−8に示すようなシングルマーク(20)
の配列数に対応する信号ピーク数と位置関係を有する電
気信号を取り出し、この電気信号のピーク位置a、b、
c、dの平均化によってそのX及びYの位置検出を行い
、これによって第2図におけるウェファ(2)と露光パ
ターン(4)との相対的位置関係をX及びY方向に関し
て調整してゲート電極(14)の形成における第2のリ
ングラフィ工程の露光位置合せ、すなわち露光パターン
(4)の位置合せを行なう。
そして、この第2のフォトリングラフィ工程において、
これと同時に第7図に示すように、同様にX及びY方向
のスクライブライン(16)上に第2のマーク(18)
を、第8図Aで説明したと同様のパターンに形成し、同
様の方法によって位置検出を行ってこれによって第3の
フォトリングラフィ工程、例えばコンタクト窓 (15
ンの穿設のための作業を行う。
これと同時に第7図に示すように、同様にX及びY方向
のスクライブライン(16)上に第2のマーク(18)
を、第8図Aで説明したと同様のパターンに形成し、同
様の方法によって位置検出を行ってこれによって第3の
フォトリングラフィ工程、例えばコンタクト窓 (15
ンの穿設のための作業を行う。
ところが、上述した方法による場合、第2のフォトリソ
グラフィ工程での第1のマーク(17)を用いたX及び
Y方向の各位置合せの誤差、すなわちX及びY方向の各
位置ずれ量をaとし、また第3のフォトリングライフイ
エ程での第2のフォトリングラフィ工程によって形成し
た第2のマーク(18)を用いた位置合せの位置ずれ里
を例えば上述の位置ずれ量とほぼ同等のaであるとする
と、第3の工程°によって形成したコンタクト窓(15
)の、表面絶縁層(12)とゲート電極(14)との両
者に対するX及びY方向の各位置合せのばらつきの各平
均はそれぞれ、 ム】コ57−通a ・・・・・・(1)となる。
グラフィ工程での第1のマーク(17)を用いたX及び
Y方向の各位置合せの誤差、すなわちX及びY方向の各
位置ずれ量をaとし、また第3のフォトリングライフイ
エ程での第2のフォトリングラフィ工程によって形成し
た第2のマーク(18)を用いた位置合せの位置ずれ里
を例えば上述の位置ずれ量とほぼ同等のaであるとする
と、第3の工程°によって形成したコンタクト窓(15
)の、表面絶縁層(12)とゲート電極(14)との両
者に対するX及びY方向の各位置合せのばらつきの各平
均はそれぞれ、 ム】コ57−通a ・・・・・・(1)となる。
本発明においては、このような第1及び第2の工程にお
ける位置合せの精度を少なくともXまたはYに関して前
述したaaより減少させることを目的とする。
ける位置合せの精度を少なくともXまたはYに関して前
述したaaより減少させることを目的とする。
すなわち本発明においては、特定のパターンによる半導
体装置の製造において、或いは目的とする半導体装置を
特定のパターンにすることによって本発明方法を適用し
て精度の向上をはかろうとするものである。
体装置の製造において、或いは目的とする半導体装置を
特定のパターンにすることによって本発明方法を適用し
て精度の向上をはかろうとするものである。
本発明にふいては、例えば第1図に示すように、半導体
装置の製造工程における第1の工程で作られる第1の方
向の図においてX方向の位置検出用の第1のマーク(3
1)と、第2の工程で作られる上記第1の方向と直交す
る第2の方向図においてY方向の位置検出用の第2のマ
ーク(32)とが形成され、マーク(31)及び(32
〉に対するマーク検出線照射すなわちX方向及びY方向
の相対的スキャンによって位置検出を行なって、第3の
工程の露光パターンの位置合せを行なう。
装置の製造工程における第1の工程で作られる第1の方
向の図においてX方向の位置検出用の第1のマーク(3
1)と、第2の工程で作られる上記第1の方向と直交す
る第2の方向図においてY方向の位置検出用の第2のマ
ーク(32)とが形成され、マーク(31)及び(32
〉に対するマーク検出線照射すなわちX方向及びY方向
の相対的スキャンによって位置検出を行なって、第3の
工程の露光パターンの位置合せを行なう。
本発明方法によれば、第3の工程におけるマスク合せに
おいて一方向すなわち例えばX方向に関しては、第1の
工程で形成した第1のマーク(31)によって位置合せ
を行うので第2の工程で生じるマスク合せのずれを排除
できる。
おいて一方向すなわち例えばX方向に関しては、第1の
工程で形成した第1のマーク(31)によって位置合せ
を行うので第2の工程で生じるマスク合せのずれを排除
できる。
本発明方法の一例を説明する。この場合、露光装置とし
ては、1層(ル−ヤー)のマークのみを検出できる例え
ばニコン製のステッパー(NSR)を用いる場合である
。
ては、1層(ル−ヤー)のマークのみを検出できる例え
ばニコン製のステッパー(NSR)を用いる場合である
。
本発明においては、例えば第2図にその平面図を示すよ
うに、一方向例えばY方向に延在する共通の活性領域(
10)に、多数のゲート電極り14)が平行配列されて
各ゲート電極(14)の両側にそれぞれ第3の工程によ
るパターン例えばコンタクト窓(15)が穿設されるゲ
ートアレイ型構成とするか、或いはこの構成をとるゲー
トアレイ型半導体装置を得る場合に適用する。第2図に
おいて、第4図と対応する部分には同一符号を付して重
複説明を省略する。すなわち、この場合、コンタクト窓
(15)はY方向に関してゲート電極(14)の縁!(
14a)との間隔d、を最小設計ルールに、またX方向
に関して表面絶縁層(12)の縁部(12a) との
間隔d8を最小設計ルールにするものである。この場合
について、その製造手順を説明する。
うに、一方向例えばY方向に延在する共通の活性領域(
10)に、多数のゲート電極り14)が平行配列されて
各ゲート電極(14)の両側にそれぞれ第3の工程によ
るパターン例えばコンタクト窓(15)が穿設されるゲ
ートアレイ型構成とするか、或いはこの構成をとるゲー
トアレイ型半導体装置を得る場合に適用する。第2図に
おいて、第4図と対応する部分には同一符号を付して重
複説明を省略する。すなわち、この場合、コンタクト窓
(15)はY方向に関してゲート電極(14)の縁!(
14a)との間隔d、を最小設計ルールに、またX方向
に関して表面絶縁層(12)の縁部(12a) との
間隔d8を最小設計ルールにするものである。この場合
について、その製造手順を説明する。
第1のフォトリングラフィ工程を伴う第1の工程、すな
わち表面絶縁層(12)を形成する。この表面絶縁層(
12)の形成は例えばいわゆるLOC[lS によって
行う。すなわち活性領域(10)となる部分に耐酸化の
Si、N、マスクを形成し、これを酸化マスクとして熱
酸化してフィールド部(11)に厚いSiO□表面絶!
!層(12)を形成する。そして、このLog:O3工
程において、第1図に示すように通常のようにX方向及
びY方向に沿うスクライブライン上に第1のマーク(3
1)を形成する。これら第1のマーク(31)は例えば
第7図Aで説明したと同様にそれぞれY方向にまたはX
方向に例えば7個のX方向またはY方向に例えば4列配
列されたマークパターン(19)を絶縁層(12)によ
る凸部として形成される。
わち表面絶縁層(12)を形成する。この表面絶縁層(
12)の形成は例えばいわゆるLOC[lS によって
行う。すなわち活性領域(10)となる部分に耐酸化の
Si、N、マスクを形成し、これを酸化マスクとして熱
酸化してフィールド部(11)に厚いSiO□表面絶!
!層(12)を形成する。そして、このLog:O3工
程において、第1図に示すように通常のようにX方向及
びY方向に沿うスクライブライン上に第1のマーク(3
1)を形成する。これら第1のマーク(31)は例えば
第7図Aで説明したと同様にそれぞれY方向にまたはX
方向に例えば7個のX方向またはY方向に例えば4列配
列されたマークパターン(19)を絶縁層(12)によ
る凸部として形成される。
そして活性領域(10)に酸化処理を行ってゲート絶縁
膜となる絶縁膜(13)を形成する。
膜となる絶縁膜(13)を形成する。
次に第2の工程すなわち、第3図及び第4図で示したゲ
ート電極(14)の形成を行う。
ート電極(14)の形成を行う。
すなわち、ゲート電極(14)を形成する例えば多結晶
シリコンの全面的Cv13(化学的気相成長)と、これ
の上に全面的にフォトレジストを塗布する工程を経てこ
のフォトレジスト層に対する第3図で示したパターン露
光をNSR装置によって行う。
シリコンの全面的Cv13(化学的気相成長)と、これ
の上に全面的にフォトレジストを塗布する工程を経てこ
のフォトレジスト層に対する第3図で示したパターン露
光をNSR装置によって行う。
この場合、上述した第1の工程で形成した第1のマーク
(31)にマーク検出線、例えばレーザー光をX及びY
方向にスキャンして、その回折光を光−電気変換によっ
て検出して第8図で説明した作業によって位置検出と、
これによる光パターン(4)とウヱファ(2)の位置合
せをX及びY方向について行って、フォトレジスト層に
対する露光処理を行う。
(31)にマーク検出線、例えばレーザー光をX及びY
方向にスキャンして、その回折光を光−電気変換によっ
て検出して第8図で説明した作業によって位置検出と、
これによる光パターン(4)とウヱファ(2)の位置合
せをX及びY方向について行って、フォトレジスト層に
対する露光処理を行う。
そしてフォトレジスト層の現像を行ってこれをパターン
化し、これをエツチングレジストとして用いて多結晶シ
リコン層に対する選択的ウェットエツチング或いはドラ
イエツチングを行って所要のパターンとされたゲート電
極(14)を形成する。そして、この場合このゲート電
極(14)の形成と同時に例えば第8図で説明したパタ
ーンの多結晶シリコン層の被着による凸部によるY方向
位置合せのだめの第2のマーク(32)を例えば第1図
に示すようにY方向に沿うスクライブライン(16)上
に形成する。このマーク(32)は例えば第8図Aに示
すようなパターンとなし得るが、この場合Y方向に7個
、X方向に4列となし得る。
化し、これをエツチングレジストとして用いて多結晶シ
リコン層に対する選択的ウェットエツチング或いはドラ
イエツチングを行って所要のパターンとされたゲート電
極(14)を形成する。そして、この場合このゲート電
極(14)の形成と同時に例えば第8図で説明したパタ
ーンの多結晶シリコン層の被着による凸部によるY方向
位置合せのだめの第2のマーク(32)を例えば第1図
に示すようにY方向に沿うスクライブライン(16)上
に形成する。このマーク(32)は例えば第8図Aに示
すようなパターンとなし得るが、この場合Y方向に7個
、X方向に4列となし得る。
次に第3の工程、すなわち第4図及び第5図で示したコ
ンタクト窓(15)の穿設を行なう。このコンタクト窓
(15)の穿設は同様に全面的にフォトレジストの塗布
を行って後に、N S R装置による第3図で示したパ
ターン露光を行うが、特に本発明においては、この第3
の工程で、X方向に関しては第1の工程で形成した第1
のマーク(31)に対して、またY方向に関しては第2
の工程で形成した第2のマーク(32)に対してそれぞ
れマーク検出線例えばレーザー光の照射すなわちX方向
及びY方向スキャンによって行う。すなわち例えばその
回折光によって第1及び第2のマーク(31)及び(3
2)についてそれぞれ第8図に示したようにその本数に
応じた信号ピークが得られ、これの位置を平均化するこ
とによって位置検出がなされるので、これによって前述
したと同様にマスク合せをなしフォトレジストに対する
露光処理を行なう。その後はフォトレジストの現像処理
を行いこれをエツチングレジストとしてウェットエツチ
ング或いはRIE(反応性イオンエツチング)等のドラ
イエララングによる選択的エツチングを行って絶縁膜(
13)に対するコンタクト窓(15)の穿設を行う。
ンタクト窓(15)の穿設を行なう。このコンタクト窓
(15)の穿設は同様に全面的にフォトレジストの塗布
を行って後に、N S R装置による第3図で示したパ
ターン露光を行うが、特に本発明においては、この第3
の工程で、X方向に関しては第1の工程で形成した第1
のマーク(31)に対して、またY方向に関しては第2
の工程で形成した第2のマーク(32)に対してそれぞ
れマーク検出線例えばレーザー光の照射すなわちX方向
及びY方向スキャンによって行う。すなわち例えばその
回折光によって第1及び第2のマーク(31)及び(3
2)についてそれぞれ第8図に示したようにその本数に
応じた信号ピークが得られ、これの位置を平均化するこ
とによって位置検出がなされるので、これによって前述
したと同様にマスク合せをなしフォトレジストに対する
露光処理を行なう。その後はフォトレジストの現像処理
を行いこれをエツチングレジストとしてウェットエツチ
ング或いはRIE(反応性イオンエツチング)等のドラ
イエララングによる選択的エツチングを行って絶縁膜(
13)に対するコンタクト窓(15)の穿設を行う。
ここに上述の第1及び第2の各マーク(31) (32
)のマークパターンは、例えば各辺を4μm程度とする
正方形パターンとすることができ各シングルマークのピ
ッチは20μm程度に選定し得るものであり、マーク検
出線としては例えば6331mのレーザ光が用いられる
。
)のマークパターンは、例えば各辺を4μm程度とする
正方形パターンとすることができ各シングルマークのピ
ッチは20μm程度に選定し得るものであり、マーク検
出線としては例えば6331mのレーザ光が用いられる
。
上述の本発明によれば、第3のフォトリングラフィ工程
で一方向、例えばY方向に関しては、第2の工程で形成
された第2のマーク(32)が用いられることから、従
来と同様に前記間隔dyのずれは前記(1)式のずれI
&aとなるが、X方向に関しては前記間隔dyのずれは
第1の工程で形成されたマーク(32)が用いられるこ
とから、第2の工程でのマスク合せで生ずるずれが排除
され、そのマスク合せのずれはaとなる。したがって、
各コンタクト窓(15)は、第2図を参照して明らかな
ようにYの両側方のずれ、つまり a×2 ・・・・・・(3) となる。そして、Y方向に関しては、つまり間隔dyに
ついては従来と同様の(aとなる。
で一方向、例えばY方向に関しては、第2の工程で形成
された第2のマーク(32)が用いられることから、従
来と同様に前記間隔dyのずれは前記(1)式のずれI
&aとなるが、X方向に関しては前記間隔dyのずれは
第1の工程で形成されたマーク(32)が用いられるこ
とから、第2の工程でのマスク合せで生ずるずれが排除
され、そのマスク合せのずれはaとなる。したがって、
各コンタクト窓(15)は、第2図を参照して明らかな
ようにYの両側方のずれ、つまり a×2 ・・・・・・(3) となる。そして、Y方向に関しては、つまり間隔dyに
ついては従来と同様の(aとなる。
上述したように本発明によれば例えばゲートの配列方向
をY方向とすれば、これと直交するX方向についてのマ
スク合せの精度の向上をはかることができ、これにより
、ゲートアレイの方向(Y方向)の間隔の縮小、しいて
は半導体装置の小型化をはかることができることになる
。
をY方向とすれば、これと直交するX方向についてのマ
スク合せの精度の向上をはかることができ、これにより
、ゲートアレイの方向(Y方向)の間隔の縮小、しいて
は半導体装置の小型化をはかることができることになる
。
第1図は本発明方法の一例の説明に供する位置合せマー
クの配列態様の説明図、第2図は本発明方法を適用する
半導体装置ないしは本発明方法を適用して得る半導体装
置の路線的拡大平面、第3図は縮小投影露光装置の構成
図、第4図は従来方法の説明に供する半導体装置の一例
の拡大平面図第5図はそのA−A線上の拡大断面図、第
6図はウェファの平面図、第7図はその要部の拡大図、
第8図は従来の方法説明図である。 (2月よウェファ、(10)は活性領域、(12)は表
面絶縁層、(14)はゲート電極、(15)はコンタク
ト窓、(31)及び(32)は第1及び第2マークであ
る。 代 理 人 伊 藤 貞 同 松 隈 秀 盛 輝/J\投影露光侵!功B各緑的構成図第3図 第6図 第7図 第4図 口 口 口 口 17(78)−・マーク 従来の露光位量合亡マーク乙 一、我による位!@也信号と爪オ圓 第8図 手続補正書
クの配列態様の説明図、第2図は本発明方法を適用する
半導体装置ないしは本発明方法を適用して得る半導体装
置の路線的拡大平面、第3図は縮小投影露光装置の構成
図、第4図は従来方法の説明に供する半導体装置の一例
の拡大平面図第5図はそのA−A線上の拡大断面図、第
6図はウェファの平面図、第7図はその要部の拡大図、
第8図は従来の方法説明図である。 (2月よウェファ、(10)は活性領域、(12)は表
面絶縁層、(14)はゲート電極、(15)はコンタク
ト窓、(31)及び(32)は第1及び第2マークであ
る。 代 理 人 伊 藤 貞 同 松 隈 秀 盛 輝/J\投影露光侵!功B各緑的構成図第3図 第6図 第7図 第4図 口 口 口 口 17(78)−・マーク 従来の露光位量合亡マーク乙 一、我による位!@也信号と爪オ圓 第8図 手続補正書
Claims (1)
- 【特許請求の範囲】 半導体装置の製造工程における第1の工程で作られる第
1の方向の位置検出用の第1のマークと、第2の工程で
作られる上記第1の方向と直交する第2の方向の位置検
出用の第2のマークとが形成され、 マーク検出線照射によって位置検出を行なって第3の工
程の露光パターンの位置合わせを行なうことを特徴とす
る露光位置合わせ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303657A JPH02150014A (ja) | 1988-11-30 | 1988-11-30 | 露光位置合わせ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303657A JPH02150014A (ja) | 1988-11-30 | 1988-11-30 | 露光位置合わせ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02150014A true JPH02150014A (ja) | 1990-06-08 |
Family
ID=17923654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63303657A Pending JPH02150014A (ja) | 1988-11-30 | 1988-11-30 | 露光位置合わせ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02150014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
JP2002198291A (ja) * | 2000-12-26 | 2002-07-12 | Nikon Corp | 基板、位置計測装置、露光装置および位置合わせ方法並びに露光方法 |
-
1988
- 1988-11-30 JP JP63303657A patent/JPH02150014A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
JP2002198291A (ja) * | 2000-12-26 | 2002-07-12 | Nikon Corp | 基板、位置計測装置、露光装置および位置合わせ方法並びに露光方法 |
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