JP6232485B2 - 半導体装置 - Google Patents
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Description
これらのパターンは、分離部と同時に形成することができる。すなわち、パターン用トレンチを、半導体層の表面から、素子分離用トレンチと同じ深さに掘り下げて形成し、このパターン用トレンチ内に誘電体を埋設することにより、パターンを得ることができる。
ところが、パターンの幅が素子分離用トレンチの幅よりも狭い場合には、パターン形成中に熱酸化処理(ライナー熱酸化処理)が行われると、素子分離トレンチの内壁面に形成される酸化膜同士が干渉し合い、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。また、パターンの幅が素子分離用トレンチの幅よりも広い場合には、その素子分離用トレンチ内にエッチング残渣が残存していることが多く、パターン形成中に熱酸化処理が行われると、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。
パターン用トレンチは、各パターンの目的に応じた所望の形状に形成されているために、角部を有していることが多い。パターン用トレンチの角部では、とくに応力集中が生じ易く、熱酸化処理によって、この角部から結晶欠陥が生じる可能性が高い。
そこで、本発明の目的は、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる半導体装置を提供することである。
これにより、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。
前記半導体装置において、前記角部を有する前記パターンは、アライメントパターンを含んでいてもよい。
前記半導体装置において、前記角部を有する前記パターンは、番号表示パターンを含んでいてもよい。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す平面図である。
半導体装置1は、たとえばシリコンからなる半導体層2を備えている。半導体層2には、トランジスタなどの複数の半導体素子が形成される素子形成領域3が設定されている。図1では、識別を容易にするために、素子形成領域3にハッチングが付して示されている。半導体層2の表層部には、素子形成領域3の周囲に、素子形成領域3とそれ以外の領域と絶縁分離するための分離部4が形成されている。
分離部4は、素子形成領域3を取り囲むように形成された略四角環状のパターンである。分離部4は、ディープトレンチアイソレーション構造(DTI:Deep Trench Isolation)を有しており、半導体層2の表面から掘り下げて形成された素子分離用トレンチ11内に、たとえばSiO2からなる誘電体12が埋設されることにより形成されている。分離部4は、全周にわたって一定の幅a(たとえば、3μm)に設定されている。この幅aは、後述するライナー熱酸化処理時に、素子分離用トレンチ11の周囲に過剰な応力が生じないような大きさである。また、パターン形成後の熱酸化処理時に、素子分離用トレンチ11内の誘電体12が膨張しても、素子分離用トレンチ11の周囲に過剰な応力が生じないような大きさである。
図3は、アライメントパターンおよび第1環状パターンを拡大して示す平面図である。
アライメントパターン7A,7Bの構成について、アライメントパターン7Aを例にとって説明する。アライメントパターン7Aは、互いに平行に延びる複数(たとえば4つ)の直線部13を有している。各直線部13の幅は、b(b>a、たとえば、6μm)である。各直線部13は、半導体層2の表面から掘り下げて形成されたアライメントパターン用トレンチ14内に、たとえばSiO2からなる誘電体15が埋設されることにより形成されている。アライメントパターン用トレンチ14は、各直線部13の端部において、角部23を有している。
図4は、番号表示パターンおよび第2環状パターンを拡大して示す平面図である。
番号表示パターンは、番号表示パターン9は、「L」「B」「5」の文字(数字)形状にそれぞれ形成された3つの文字部22A,22B,22Cを有している。各文字部22を構成するパターンは一定の幅d(d<a、たとえば、2μm)を有している。各文字部22は、半導体層2の表面から掘り下げて形成された番号表示パターン用トレンチ18内に、たとえばSiO2からなる誘電体19が埋設されることにより形成されている。番号表示パターン用トレンチ18は、各直線部13の端部および屈曲部において、多数の角部24を有している(図4には、文字部22Aの角部24のみを図示)。
このような半導体装置の製造工程では、半導体層2の表面上にSiO2からなる酸化膜31が形成され、酸化膜31上にSiN(窒化シリコン)層32が形成される。これらSiN層32および酸化膜31がエッチングによりパターニングされることによりハードマスク33が形成され、このハードマスク33を利用したエッチングにより、図5(a)に示すように、素子分離用トレンチ11、アライメントパターン用トレンチ14、番号表示パターン用トレンチ18、第1環状パターン用トレンチ16および第2環状パターン用トレンチ20が形成される。
また、第2環状パターン用トレンチ20に誘電体21が埋設されることにより第2環状パターン10が形成される。この第2環状パターン10は、分離部4と同じ幅aを有している。すなわち、第2環状パターン10の幅は、第2環状パターン用トレンチ20の周囲に過剰な応力を生じさせないような大きさに設定されている。また、第2環状パターン10が無端状であり、しかも第2環状パターン10に含まれる屈曲部10Bの曲率半径c3が11μm以上にされているので、第2環状パターン用トレンチ20には、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、第2環状パターン用トレンチ20の周囲に過剰な応力が生じるのを防止することができる。その結果、第2環状パターン用トレンチ20の周囲に結晶欠陥が生じることを防止することができる。
その結果、アライメントパターン用トレンチ14や番号表示パターン用トレンチ18に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。
たとえば、前述の説明では、アライメントパターン7A,7Bとして、複数の直線部13を有するものを例に挙げて説明したが、アライメントパターンが、複数個の矩形状のパターンを格子状に配列したものを含む構成であってもよい。
さらに、アライメントパターン7A,7Bや番号表示パターン9に限られず、それ以外のパターン、たとえば合わせズレ測定パターンの周囲を、環状パターンで取り囲むようにしてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
項2:前記角部を有する前記パターンは、アライメントパターンを含む、項1に記載の半導体装置。
項4:前記分離部、前記パターンおよび前記環状パターンは、ディープトレンチアイソレーション構造を有している、項1〜3のいずれか一項に記載の半導体装置。
項5:複数の前記パターンを、一つの前記環状パターンで取り囲んでいる、項1〜4のいずれか一項に記載の半導体装置。
2 半導体層
3 素子形成領域
4 分離部
7A,7B アライメントパターン(パターン)
8 第1環状パターン
8B 屈曲部(曲部)
9 番号表示パターン(パターン)
10 第2環状パターン
10B 屈曲部(曲部)
11 素子分離用トレンチ
12 誘電体
14 アライメントパターン用トレンチ
15 誘電体
16 第1環状パターン用トレンチ
17 誘電体
18 アライメントパターン用トレンチ
19 誘電体
20 第2環状パターン用トレンチ
21 誘電体
Claims (5)
- 半導体素子が形成された素子形成領域を有する半導体層と、
前記素子形成領域の外側の領域に形成され、前記半導体層の表面から掘り下がったパターン用トレンチを有するパターンと、
前記素子形成領域の外側の領域において前記パターンを取り囲むように環状に形成され、前記半導体層の表面から掘り下がった環状パターン用トレンチを有する環状パターンとを含み、
前記環状パターンに含まれる曲部の曲率半径は、11μm以上である、半導体装置。 - 前記パターンは、角部を有している、請求項1に記載の半導体装置。
- 前記角部を有する前記パターンは、アライメントパターンを含む、請求項2に記載の半導体装置。
- 前記角部を有する前記パターンは、番号表示パターンを含む、請求項2または3に記載の半導体装置。
- 複数の前記パターンを、一つの前記環状パターンで取り囲んでいる、請求項1〜4のいずれか一項に記載の半導体装置。
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