JP2017017346A

JP2017017346A - 半導体装置

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Publication number: JP2017017346A
Application number: JP2016199260A
Authority: JP
Inventors: 裕史竹田; Yuji Takeda
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2016-10-07
Filing date: 2016-10-07
Publication date: 2017-01-19
Anticipated expiration: 2027-12-25
Also published as: JP6232485B2

Abstract

【課題】パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体素子が形成された素子形成領域３を有する半導体層２と、素子形成領域３の外側の領域に形成され、半導体層２の表面から掘り下がったアライメントパターン用トレンチ１４を有するアライメントパターン７Ａと、素子形成領域３の外側の領域においてアライメントパターン７Ａを取り囲むように環状に形成され、半導体層２の表面から掘り下がった環状パターン用トレンチ１６を有する環状パターン８とを含む。環状パターン８に含まれる曲部８Ｂの曲率半径ｃ２は、１１μｍ以上である。
【選択図】図３

Description

本発明は、半導体装置に関する。

半導体素子の高耐圧化を図るため、素子分離技術として、トレンチ素子分離技術の開発が進められている。トレンチ素子分離技術は、半導体層の表面から掘り下げられた素子分離用トレンチ内に誘電体を埋設することにより分離部を形成し、この分離部により、素子が形成される素子形成領域を、他の素子形成領域から絶縁分離する技術である。この分離部は、たとえば、素子形成領域を取り囲む環状（帯環状）を有しており、その幅が、熱酸化処理（パターン形成中やパターン形成後の熱酸化処理）の際に素子分離用トレンチの周囲に過剰な応力が生じない範囲内に設定されている。

一方、半導体層上には、アライメントパターンや番号表示パターンなど、種々のパターンが形成されている。これらのパターンは、所期の目的に応じた幅を有している。
これらのパターンは、分離部と同時に形成することができる。すなわち、パターン用トレンチを、半導体層の表面から、素子分離用トレンチと同じ深さに掘り下げて形成し、このパターン用トレンチ内に誘電体を埋設することにより、パターンを得ることができる。

特開２００６−２７８６５７号公報

半導体装置の製造工程には、通常、シリコン基板の表面に酸化シリコン膜を形成するための熱酸化処理が含まれる。
ところが、パターンの幅が素子分離用トレンチの幅よりも狭い場合には、パターン形成中に熱酸化処理（ライナー熱酸化処理）が行われると、素子分離トレンチの内壁面に形成される酸化膜同士が干渉し合い、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。また、パターンの幅が素子分離用トレンチの幅よりも広い場合には、その素子分離用トレンチ内にエッチング残渣が残存していることが多く、パターン形成中に熱酸化処理が行われると、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。

さらに、パターンの形成後に熱酸化処理が行われると、パターン用トレンチ内の誘電体が膨張するおそれがある。パターンの幅が素子分離用トレンチの幅と異なっているため、誘電体の膨張によって、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。
パターン用トレンチは、各パターンの目的に応じた所望の形状に形成されているために、角部を有していることが多い。パターン用トレンチの角部では、とくに応力集中が生じ易く、熱酸化処理によって、この角部から結晶欠陥が生じる可能性が高い。

このような結晶欠陥が素子形成領域にまで広がると、素子形成領域に形成されている半導体素子の性能に悪影響を与える。
そこで、本発明の目的は、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる半導体装置を提供することである。

前記の目的を達成するための半導体装置は、半導体素子が形成された素子形成領域を有する半導体層と、前記素子形成領域の外側の領域に形成され、前記半導体層の表面から掘り下がったパターン用トレンチを有するパターンと、前記素子形成領域の外側の領域において前記パターンを取り囲むように環状に形成され、前記半導体層の表面から掘り下がった環状パターン用トレンチを有する環状パターンとを含み、前記環状パターンに含まれる曲部の曲率半径は、１１μｍ以上である。

この構成によれば、素子形成領域の外側の領域に、パターン用トレンチを有するパターンと、環状パターン用トレンチを有する環状パターンとが形成されている。環状パターンは、素子形成領域の外側の領域において、パターンを取り囲む無端状に形成されており、しかも曲部の曲率半径が１１μｍ以上であるので、当該環状パターンには、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。

そして、環状パターンは、パターンの周囲を取り囲むように形成されている。したがって、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、環状パターン内に止めることができる。
これにより、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。

前記半導体装置において、前記パターンは、角部を有していてもよい。
前記半導体装置において、前記角部を有する前記パターンは、アライメントパターンを含んでいてもよい。
前記半導体装置において、前記角部を有する前記パターンは、番号表示パターンを含んでいてもよい。

前記半導体装置において、複数の前記パターンを、一つの前記環状パターンで取り囲んでいてもよい。

本発明の一実施形態に係る半導体装置の構造を模式的に示す平面図である。素子形成領域および分離部を拡大して示す平面図である。アライメントパターンおよび第１環状パターンを拡大して示す平面図である。番号表示パターンおよび第２環状パターンを拡大して示す平面図である。図１に示す半導体装置の製造工程の一部を模式的に示す断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す平面図である。
半導体装置１は、たとえばシリコンからなる半導体層２を備えている。半導体層２には、トランジスタなどの複数の半導体素子が形成される素子形成領域３が設定されている。図１では、識別を容易にするために、素子形成領域３にハッチングが付して示されている。半導体層２の表層部には、素子形成領域３の周囲に、素子形成領域３とそれ以外の領域と絶縁分離するための分離部４が形成されている。

この半導体装置１は、格子状に設定されたダイシングライン５に沿って切断されることにより、複数の矩形状の半導体チップ６の個片に切り分けられる。すなわち、半導体層２上には、各半導体チップ６の間を直線上に延びる一定幅のダイシングライン５が設定されている。半導体層２の表層部には、このダイシングライン５上には、マスクを半導体層２上に位置合わせるためのパターンとしてのアライメントパターン７Ａ，７Ｂが形成されている。半導体層２の表層部には、各アライメントパターン７Ａ，７Ｂを取り囲むように第１環状パターン８が形成されている。

また、半導体層２の表層部には、各半導体チップ６の隅部となる領域に、たとえば管理番号または製造番号などの番号を表示するための番号表示パターン９が形成されている。番号表示パターン９には、たとえば、図１に示すような「Ｌ」［Ｂ］「５」の文字や数字からなるパターンが含まれている。半導体層２の表層部には、この番号表示パターン９を取り囲むように第２環状パターン１０が形成されている。

図２は、素子形成領域および分離部を拡大して示す平面図である。
分離部４は、素子形成領域３を取り囲むように形成された略四角環状のパターンである。分離部４は、ディープトレンチアイソレーション構造（ＤＴＩ：Deep Trench Isolation）を有しており、半導体層２の表面から掘り下げて形成された素子分離用トレンチ１１内に、たとえばＳｉＯ_２からなる誘電体１２が埋設されることにより形成されている。分離部４は、全周にわたって一定の幅ａ（たとえば、３μｍ）に設定されている。この幅ａは、後述するライナー熱酸化処理時に、素子分離用トレンチ１１の周囲に過剰な応力が生じないような大きさである。また、パターン形成後の熱酸化処理時に、素子分離用トレンチ１１内の誘電体１２が膨張しても、素子分離用トレンチ１１の周囲に過剰な応力が生じないような大きさである。

分離部４は、その分離部４の各辺をなす直線部４Ａと、分離部４の各隅をなす屈曲部４Ｂとを備えている。屈曲部４Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ１が１１μｍ以上に設定されている。
図３は、アライメントパターンおよび第１環状パターンを拡大して示す平面図である。
アライメントパターン７Ａ，７Ｂの構成について、アライメントパターン７Ａを例にとって説明する。アライメントパターン７Ａは、互いに平行に延びる複数（たとえば４つ）の直線部１３を有している。各直線部１３の幅は、ｂ（ｂ＞ａ、たとえば、６μｍ）である。各直線部１３は、半導体層２の表面から掘り下げて形成されたアライメントパターン用トレンチ１４内に、たとえばＳｉＯ_２からなる誘電体１５が埋設されることにより形成されている。アライメントパターン用トレンチ１４は、各直線部１３の端部において、角部２３を有している。

第１環状パターン８は、一定幅を有し、略四角環状をなすものである。第１環状パターン８の幅は、分離部４の幅ａと同じ大きさに設定されている。第１環状パターン８は、半導体層２の表面から掘り下げて形成された第１環状パターン用トレンチ１６内に、たとえばＳｉＯ_２からなる誘電体１７が埋設されることにより形成されている。第１環状パターン８は、その第１環状パターン８の各辺をなす直線部８Ａと、第１環状パターン８の各隅をなす屈曲部８Ｂとを備えている。屈曲部８Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ２が１１μｍ以上に設定されている。

第１環状パターン８が無端状であり、しかも第１環状パターン８に含まれる屈曲部８Ｂの外周縁における曲率半径ｃ２が１１μｍ以上であるため、第１環状パターン用トレンチ１６には、角部が存在しない。
図４は、番号表示パターンおよび第２環状パターンを拡大して示す平面図である。
番号表示パターンは、番号表示パターン９は、「Ｌ」「Ｂ」「５」の文字（数字）形状にそれぞれ形成された３つの文字部２２Ａ，２２Ｂ，２２Ｃを有している。各文字部２２を構成するパターンは一定の幅ｄ（ｄ＜ａ、たとえば、２μｍ）を有している。各文字部２２は、半導体層２の表面から掘り下げて形成された番号表示パターン用トレンチ１８内に、たとえばＳｉＯ_２からなる誘電体１９が埋設されることにより形成されている。番号表示パターン用トレンチ１８は、各直線部１３の端部および屈曲部において、多数の角部２４を有している（図４には、文字部２２Ａの角部２４のみを図示）。

第２環状パターン１０は、一定幅を有し、略四角環状をなすものである。第２環状パターン１０の幅は、分離部４の幅ａと同じ大きさに設定されている。第２環状パターン１０は、半導体層２の表面から掘り下げて形成された第２環状パターン用トレンチ２０内に、たとえばＳｉＯ_２からなる誘電体２１が埋設されることにより形成されている。第２環状パターン１０は、その第２環状パターン１０の各辺をなす直線部１０Ａと、第２環状パターン１０の各隅をなす屈曲部１０Ｂとを備えている。屈曲部１０Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ３が１１μｍ以上に設定されている。

第２環状パターン１０が無端状であり、しかも第２環状パターン１０に含まれる屈曲部１０Ｂの外周縁における曲率半径ｃ３が１１μｍ以上であるため、第２環状パターン用トレンチ２０には、角部が存在しない。
このような半導体装置の製造工程では、半導体層２の表面上にＳｉＯ_２からなる酸化膜３１が形成され、酸化膜３１上にＳｉＮ（窒化シリコン）層３２が形成される。これらＳｉＮ層３２および酸化膜３１がエッチングによりパターニングされることによりハードマスク３３が形成され、このハードマスク３３を利用したエッチングにより、図５（ａ）に示すように、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０が形成される。

その後、レジストパターンが除去された後、図５（ｂ）に示すように、ハードマスク３３を残したまま、ライナー熱酸化処理が行われることにより、各トレンチ１１，１４，１８，１６，２０の内面に、ＳｉＯ_２からなる犠牲酸化膜３４が形成される。このとき、幅ａの素子分離用トレンチ１１、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０には、その周囲に過剰な応力は生じない。一方、幅ａよりも広い幅ｂのアライメントパターン用トレンチ１４や、幅ａよりも狭い幅ｄの番号表示パターン用トレンチ１８には、その周囲に過剰な応力が生じるおそれがある。

次に、図５（ｃ）に示すように、熱酸化処理によって、半導体層２の表面上に誘電体層３０が堆積される。誘電体層３０は、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０を埋め尽くし、半導体層２の表面全域を覆うような厚さに形成される。その後、エッチバックにより、トレンチ１１，１４，１８，１６，２０およびハードマスク３３の外方に存在する誘電体層３０が除去される。このエッチバックは、誘電体層３０の表面がＳｉＮ膜の表面とほぼ面一となるまで続行される。その後、誘電体層３０のトレンチ１１，１４，１８，１６，２０外の部分、ＳｉＮ層３２および犠牲酸化膜３４が除去される。これにより、半導体層２の表面が露出する。これにより、図５（ｄ）に示すように、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０内に、誘電体１２，１５，１９，１７，２１が埋設されて、分離部４、アライメントパターン７Ａ，７Ｂ、番号表示パターン９、第１環状パターン８および第２環状パターン１０が得られる。

この実施形態によれば、第１環状パターン用トレンチ１６に誘電体１７が埋設されることにより第１環状パターン８が形成される。この第１環状パターン８は、分離部４と同じ幅ａを有している。すなわち、第１環状パターン８の幅は、第１環状パターン用トレンチ１６の周囲に過剰な応力を生じさせないような大きさに設定されている。また、第１環状パターン８が無端状であり、しかも第１環状パターン８に含まれる屈曲部８Ｂの曲率半径ｃ２が１１μｍ以上にされているので、第１環状パターン用トレンチ１６には、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、第１環状パターン用トレンチ１６の周囲に過剰な応力が生じるのを防止することができる。その結果、第１環状パターン用トレンチ１６の周囲に結晶欠陥が生じることを防止することができる。

そして、第１環状パターン８は、アライメントパターン７Ａ，７Ｂの周囲を取り囲むように形成されている。したがって、アライメントパターン用トレンチ１４の周囲に結晶欠陥が生じても、その結晶欠陥を、第１環状パターン８内に止めることができる。
また、第２環状パターン用トレンチ２０に誘電体２１が埋設されることにより第２環状パターン１０が形成される。この第２環状パターン１０は、分離部４と同じ幅ａを有している。すなわち、第２環状パターン１０の幅は、第２環状パターン用トレンチ２０の周囲に過剰な応力を生じさせないような大きさに設定されている。また、第２環状パターン１０が無端状であり、しかも第２環状パターン１０に含まれる屈曲部１０Ｂの曲率半径ｃ３が１１μｍ以上にされているので、第２環状パターン用トレンチ２０には、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、第２環状パターン用トレンチ２０の周囲に過剰な応力が生じるのを防止することができる。その結果、第２環状パターン用トレンチ２０の周囲に結晶欠陥が生じることを防止することができる。

そして、第２環状パターン１０は、番号表示パターン９の周囲を取り囲むように形成されている。したがって、番号表示パターン用トレンチ１８の周囲に結晶欠陥が生じても、その結晶欠陥を、第２環状パターン１０内に止めることができる。
その結果、アライメントパターン用トレンチ１４や番号表示パターン用トレンチ１８に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。

以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の説明では、アライメントパターン７Ａ，７Ｂとして、複数の直線部１３を有するものを例に挙げて説明したが、アライメントパターンが、複数個の矩形状のパターンを格子状に配列したものを含む構成であってもよい。

また、前述の説明では、番号表示パターン９に「Ｌ」「Ｂ」「５」の文字（数字）が描かれているとして説明したが、これ以外の文字や数字が描かれていてもよい。また、文字や数字に限られず、記号が描かれていてもよい。
さらに、アライメントパターン７Ａ，７Ｂや番号表示パターン９に限られず、それ以外のパターン、たとえば合わせズレ測定パターンの周囲を、環状パターンで取り囲むようにしてもよい。

また、各環状パターン８，１０が直線部８Ａ，１０Ａと屈曲部８Ｂ，１０Ｂを備えているものとして説明したが、これらの他に湾曲部が設けられていてもよい。さらに、湾曲部だけで環状パターンが構成されていてもよいし、湾曲部が直線部８Ａ，１０Ａや屈曲部８Ｂ，１０Ｂと組み合わせられて環状パターンが構成されていてもよい。この場合、その湾曲部の曲率半径が１１μｍ以上にされている必要がある。

さらにまた、分離部４にディープトレンチアイソレーション構造が採用された場合を例に挙げて説明したが、分離部４に、シャロートレンチアイソレーション構造（ＳＴＩ：Shallow Trench Isolation）その他のトレンチアイソレーション構造が採用される場合にも、本発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。

項１：半導体層と、前記半導体層の表面から掘り下がった素子分離用トレンチに誘電体を埋設することにより形成され、一定幅を有し、半導体素子が形成される素子形成領域を取り囲む環状をなし、当該素子形成領域をその周囲から絶縁分離するための分離部と、前記半導体層の表面から掘り下がったパターン用トレンチに誘電体を埋設することにより形成され、前記分離部と異なる幅を有するパターンと、前記半導体層の表面から掘り下がった環状パターン用トレンチに誘電体を埋設することにより形成され、前記分離部と同じ幅を有し、前記パターンを取り囲む環状をなす環状パターンとを含み、前記パターンは、角部を有しており、前記環状パターンに含まれる曲部の曲率半径は、１１μｍ以上である、半導体装置。

この構成によれば、環状パターン用トレンチに誘電体が埋設されることにより環状パターンが形成される。この環状パターンは、分離部と同じ幅を有している。すなわち、環状パターンの幅は、環状パターン用トレンチの周囲に過剰な応力を生じさせないような大きさに設定されている。また、環状パターンが無端状であり、しかも環状パターンに含まれる曲部の曲率半径が１１μｍ以上にされているので、環状パターン用トレンチには、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。

そして、環状パターンは、パターンの周囲を取り囲むように形成されている。したがって、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、環状パターン内に止めることができる。これにより、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。
項２：前記角部を有する前記パターンは、アライメントパターンを含む、項１に記載の半導体装置。

項３：前記角部を有する前記パターンは、番号表示パターンを含む、項１または２に記載の半導体装置。
項４：前記分離部、前記パターンおよび前記環状パターンは、ディープトレンチアイソレーション構造を有している、項１〜３のいずれか一項に記載の半導体装置。
項５：複数の前記パターンを、一つの前記環状パターンで取り囲んでいる、項１〜４のいずれか一項に記載の半導体装置。

１半導体装置
２半導体層
３素子形成領域
４分離部
７Ａ，７Ｂアライメントパターン（パターン）
８第１環状パターン
８Ｂ屈曲部（曲部）
９番号表示パターン（パターン）
１０第２環状パターン
１０Ｂ屈曲部（曲部）
１１素子分離用トレンチ
１２誘電体
１４アライメントパターン用トレンチ
１５誘電体
１６第１環状パターン用トレンチ
１７誘電体
１８アライメントパターン用トレンチ
１９誘電体
２０第２環状パターン用トレンチ
２１誘電体

Claims

半導体素子が形成された素子形成領域を有する半導体層と、
前記素子形成領域の外側の領域に形成され、前記半導体層の表面から掘り下がったパターン用トレンチを有するパターンと、
前記素子形成領域の外側の領域において前記パターンを取り囲むように環状に形成され、前記半導体層の表面から掘り下がった環状パターン用トレンチを有する環状パターンとを含み、
前記環状パターンに含まれる曲部の曲率半径は、１１μｍ以上である、半導体装置。
前記パターンは、角部を有している、請求項１に記載の半導体装置。
前記角部を有する前記パターンは、アライメントパターンを含む、請求項２に記載の半導体装置。
前記角部を有する前記パターンは、番号表示パターンを含む、請求項２または３に記載の半導体装置。
複数の前記パターンを、一つの前記環状パターンで取り囲んでいる、請求項１〜４のいずれか一項に記載の半導体装置。