TWI417989B - 半導體溝渠與雙溝渠的製造方法及用以隔離元件的結構 - Google Patents

Description

半導體溝渠與雙溝渠的製造方法及用以隔離元件的結構

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有不同深度的雙隔離結構或雙溝渠結構及其製造方法。

在積體電路蓬勃發展的今日，元件縮小化與積集化是必然之趨勢，也是各界積極發展的重要課題。當元件尺寸逐漸縮小，積集度逐漸提高，元件間的隔離結構也必須縮小，因此元件隔離技術的困難度也逐漸增高。

以目前隔離技術來說，由於淺溝渠隔離結構(shallow trench isolation，STI)具有容易調整大小的優點，並且可避免傳統區域氧化(LOCOS)法隔離技術中鳥嘴侵蝕的缺點，因此，其對於次半微米或以下的金氧半導體製程而言，是一種較為理想的隔離技術。

此外，因應記憶體元件之陣列區及周邊區的不同應用，其所需要之隔離結構的深度也不相同。一般而言，周邊區之淺溝渠隔離結構的深度會遠大於陣列區之淺溝渠隔離結構的深度。因此，在製作此種具有不同深度的雙隔離結構時，通常需要至少兩道微影製程來完成上述需求，製程複雜且耗費成本。

有鑑於此，本發明提供一種用以隔離元件的結構及其製造方法，僅需要一道微影製程來製作具有不同深度的雙隔離結構，製程簡單且節省成本。

本發明提供一種半導體溝渠的製造方法。首先，提供基底，基底具有周邊區及陣列區。然後，於基底上形成罩幕層，罩幕層具有曝露周邊區之基底的第一開口及曝露陣列區之基底的第二開口。接著，於第一開口的側壁形成第一間隙壁。之後，以罩幕層及第一間隙壁為罩幕，於周邊區的基底中形成凹陷。繼之，於第二開口的側壁形成第二間隙壁，並移除部分第一間隙壁以曝露出凹陷的頂角。接下來，以罩幕層、第一間隙壁及第二間隙壁為罩幕，移除部分基底，以於周邊區的基底中形成第一溝渠以及於陣列區的基底中形成第二溝渠。

在本發明之一實施例中，上述第一開口大於第二開口。

在本發明之一實施例中，於上述第一開口的側壁形成第一間隙壁的步驟包括：於基底上形成介電材料層，介電材料層的厚度大於第二開口的一半寬度；以及移除部分介電材料層，直到曝露出罩幕層的表面，其中剩餘的介電材料層於第一開口的側壁形成第一間隙壁並填滿第二開口。

在本發明之一實施例中，上述方法更包括於第一溝渠及第二溝渠中填入第一介電層，其中介電材料層與第一介電層的材料相同。

在本發明之一實施例中，於形成上述第一溝渠及第二溝渠的步驟之後以及填入第一介電層的步驟之前，本發明的方法更包括：移除第一間隙壁及第二間隙壁；以及於第一溝渠及第二溝渠的表面形成襯層。

在本發明之一實施例中，上述第一開口及第二開口曝露之基底的表面低於罩幕層的底面。

在本發明之一實施例中，上述第一溝渠具有至少三階之剖面，且第二溝渠具有至少二階之剖面。

在本發明之一實施例中，上述第一溝渠之深度為第二溝渠之深度的2~3倍。

本發明另提供一種具有不同深度之雙溝渠的製造方法。首先，提供基底，基底具有第一區及第二區。然後，於基底上形成罩幕層，罩幕層具有曝露第一區之基底的第一開口及曝露第二區之基底的第二開口。接著，於第一開口的側壁形成第一間隙壁並於第二開口中填滿第一介電層。以罩幕層及第一間隙壁為罩幕，於第一區的基底中形成凹陷。之後，移除部分第一介電層，以於第二開口的側壁形成第二間隙壁，並移除部分第一間隙壁以曝露出凹陷的頂角。繼之，以罩幕層、第一間隙壁及第二間隙壁為罩幕，移除部分基底，以於第一區的基底中形成第一溝渠以及於第二區的基底中形成第二溝渠。

在本發明之一實施例中，上述第一開口大於第二開口。

在本發明之一實施例中，於上述第一開口的側壁形成第一間隙壁並於第二開口中填滿第一介電層的步驟包括：於基底上形成介電材料層，介電材料層的厚度大於第二開口的一半寬度；以及移除部分介電材料層，直到曝露出罩幕層的表面。

在本發明之一實施例中，上述第一溝渠之深度為第二溝渠之深度的2~3倍。

在本發明之一實施例中，上述基底的材料包括介電材質。

本發明又提供一種用以隔離元件的結構，其配置於具有周邊區及陣列區的基底中。上述用以隔離元件的結構包括第一隔離結構。第一隔離結構具有至少三階之剖面且位於周邊區之基底中。

在本發明之一實施例中，上述用以隔離元件的結構更包括第二隔離結構，位於陣列區之基底中，第二隔離結構具有至少二階之剖面。

在本發明之一實施例中，上述第一隔離結構及第二隔離結構各自包括襯層及介電層。

在本發明之一實施例中，上述第一隔離結構之深度為第二隔離結構之深度的2~3倍。

基於上述，在本發明之的方法中，與習知的兩道微影製程相比，僅需要一道微影製程來製作具有不同深度的雙隔離結構或雙溝渠結構，方法簡單且節省成本，可增加競爭優勢。此外，本發明之雙隔離結構具有不同的深度，可分別應用於記憶體元件之周邊區及陣列區，滿足記憶體元件的設計需求。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1H為依據本發明一實施例所繪示之用以隔離元件的結構之製造方法的剖面示意圖。

請參照圖1A，首先，提供基底100。基底100可以是半導體基底如矽基底。基底100具有第一區101及第二區103。當本發明應用於記憶體元件時，第一區101例如是周邊區，第二區103例如是陣列區。為清楚說明起見，以下以周邊區101及陣列區103為例來說明之。

然後，於基底100上依序形成罩幕材料層102及圖案化光阻層104。上述形成罩幕材料層102的方法包括進行化學氣相沉積法。罩幕材料層102可以為單層或多層結構。罩幕材料層102的材料選自氧化矽、碳化矽、氮化矽、氮氧化矽及其組合。在一實施例中，罩幕材料層102可以為三層結構，包括底氧化矽層105、氮化矽層107及頂氧化矽層109。

接著，請參照圖1B，以圖案化光阻層104為罩幕，移除部分罩幕材料層102，以形成罩幕層102a。罩幕層102a具有曝露周邊區101之基底100的第一開口106及曝露陣列區103之基底100的第二開口108，其中第一開口106大於第二開口108。上述移除部分罩幕材料層102的方法包括進行乾蝕刻法。乾蝕刻法包括破蝕刻步驟、主蝕刻步驟及過度蝕刻步驟。在一實施例中，在進行過度蝕刻步驟中，第一開口106及第二開口108曝露之基底100的表面100'低於罩幕層102a的底面102'，如圖1B所示。在另一實施例中(未繪示)，第一開口106及第二開口108曝露之基底100的表面101'也可以大致等於罩幕層102a的底面102'。然後，移除圖案化光阻層104。

在上述實施例中，是以一個第一開口106及兩個第二開口108為例來說明之，但本發明並不以此為限。換言之，本發明並不對第一開口106及第二開口108的數量作限制。

之後，請參照圖1C，於基底100上形成介電材料層110。上述形成介電材料層110的方法包括進行化學氣相沉積法。介電材料層110的材料例如是氧化矽或氮化矽。特別要說明的是，介電材料層110的厚度W1大於第二開口108之寬度W2的一半，但是小於第一開口106之寬度W3的一半。也就是說，介電材料層110的厚度W1需厚至足以填滿第二開口108，但不會將第一開口106填滿。

繼之，請參照圖1D，移除部分介電材料層110，直到曝露出罩幕層102a的表面102'’，以於第一開口106的側壁形成第一間隙壁112，並於第二開口108中填滿第一介電層114。然後，以罩幕層102a及第一間隙壁112為罩幕，以於周邊區101的基底100中形成凹陷116。上述移除部分介電材料層110及形成凹陷116的方法包括進行兩步驟之乾蝕刻法，也就是說，上述圖1D的步驟可以在同一反應室中進行。

接著，請參照圖1E，移除部分第一介電層114以於第二開口108的側壁形成第二間隙壁118，並移除部分第一間隙壁112以曝露出凹陷116的頂角A。上述移除部分第一介電層114及移除部分第一間隙壁112的方法包括進行濕蝕刻法。

之後，請參照圖1F，以罩幕層102a、第一間隙壁112及第二間隙壁118為罩幕，移除部分基底100，以於周邊區101的基底100中形成第一溝渠120以及於陣列區103的基底100中形成第二溝渠122。第一溝渠120具有至少三階之剖面，且第二溝渠122具有至少二階之剖面。第一溝渠120之深度D1為第二溝渠122之深度D2的2~3倍。在一實施例中，第一溝渠120之深度D1為3500埃()，而第二溝渠122之深度D2為1400埃。上述形成第一溝渠120及第二溝渠122的方法包括進行乾蝕刻法。

繼之，請參照圖1G，移除第一間隙壁112及第二間隙壁118。上述移除第一間隙壁112及第二間隙壁118的方法包括進行濕蝕刻法。然後，於第一溝渠120及第二溝渠122的表面形成襯層124。襯層124的材料例如是氧化矽。上述形成襯層124的方法包括進行熱氧化法。在形成襯層124的過程中，第一溝渠120及第二溝渠122的尖角亦會被圓滑化(rounded)。

接著，於第一溝渠120及第二溝渠122中填入第二介電層126。上述填入第二介電層126的方法包括進行化學氣相沉積法。第二介電層126的材料例如是氧化矽。在一實施例中，第二介電層126與介電材料層110的材料相同，例如均為氧化矽。在另一實施例中，第二介電層126與介電材料層110的材料不同。

特別注意的是，上述移除第一間隙壁112及第二間隙壁118的步驟及形成襯層124的步驟也可以省略，使第二介電層126直接形成在第一間隙壁112及第二間隙壁118上並填入第一溝渠120及第二溝渠122中。

之後，請參照圖1H，利用乾蝕刻法移除第一溝渠120及第二溝渠122外的第二介電層126。繼之，利用乾蝕刻法移除罩幕層102a。至此，完成第一隔離結構128及第二隔離結構130的製作。

基於以上所述，在本發明之用以隔離元件的結構為具有不同深度的雙隔離結構(即圖1H之第一隔離結構128及第二隔離結構130)，其製造過程中僅需要一道微影製程(圖1A之圖案化光阻層104)，不僅製程簡單而且可以節省成本。

接下來，將以圖1H之結構來說明本發明之用以隔離元件的結構。本發明之用以隔離元件的結構配置於具有周邊區101及陣列區103的基底100中。上述用以隔離元件的結構包括第一隔離結構128及第二隔離結構130。第一隔離結構128具有至少三階之剖面且位於周邊區101的基底100中。第二隔離結構130具有至少二階之剖面且位於陣列區103的基底100中。第一隔離結構128及第二隔離結構130各自包括襯層124及第二介電層126。第一隔離結構128之深度D1為第二隔離結構130之深度D2的2~3倍。

在上述實施例中，上述溝渠的製造方法係應用於形成用以隔離元件的結構，然而，本發明並不限於此。上述溝渠的製造方法也可以應用於任何需要製作不同深度之溝渠的材料層中。舉例來說，上述基底並不限於半導體基底，也可以是介電材質基底，而填入於溝渠之中的溝填層也並不限於介電層。在另一個實施例中，雙溝渠係形成在介電層中，而填入於溝渠之中的材料層則可以是導電層，例如是金屬層，金屬層具有不同的厚度其可以做為導線，或稱為金屬線。

综上所述，本發明的方法僅需要一道微影製程來製作具有不同深度的雙隔離結構或雙溝渠結構，不需要習知的兩道微影製程，方法簡單且節省成本，可增加競爭優勢。此外，本發明之雙隔離結構具有不同的深度，可分別應用於記憶體元件之周邊區及陣列區，滿足記憶體元件的設計需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

100'、102"．．．表面

101．．．第一區/周邊區

102．．．罩幕材料層

102a．．．罩幕層

102'．．．底面

103．．．第二區/陣列區

104．．．圖案化光阻層

105．．．底氧化矽層

106．．．第一開口

107．．．氮化矽層

108．．．第二開口

109．．．頂氧化矽層

110．．．介電材料層

112．．．第一間隙壁

114．．．第一介電層

116．．．凹陷

118．．．第二間隙壁

120．．．第一溝渠

122．．．第二溝渠

124．．．襯層

126．．．第二介電層

128．．．第一隔離結構

130．．．第二隔離結構

W1．．．厚度

W2、W3．．．寬度

D1、D2．．．深度

圖1A至1H為依據本發明一實施例所繪示之用以隔離元件的結構之製造方法的剖面示意圖。

100．．．基底

101．．．周邊區

103．．．陣列區

120．．．第一溝渠

122．．．第二溝渠

124．．．襯層

126．．．第二介電層

128．．．第一隔離結構

130．．．第二隔離結構

D1、D2．．．深度

Claims (15)

1. 一種半導體溝渠的製造方法，包括：提供一基底，該基底具有一周邊區及一陣列區；於該基底上形成一罩幕層，該罩幕層具有曝露該周邊區之該基底的一第一開口及曝露該陣列區之該基底的一第二開口；於該第一開口的側壁形成一第一間隙壁；以該罩幕層及該第一間隙壁為罩幕，於該周邊區的該基底中形成一凹陷；於該第二開口的側壁形成一第二間隙壁，並移除部分該第一間隙壁以曝露出該凹陷的頂角；以及以該罩幕層、該第一間隙壁及該第二間隙壁為罩幕，移除部分該基底，以於該周邊區的該基底中形成一第一溝渠以及於該陣列區的該基底中形成一第二溝渠。
2. 如申請專利範圍第1項所述之半導體溝渠的製造方法，其中該第一開口大於該第二開口。
3. 如申請專利範圍第1項所述之半導體溝渠的製造方法，其中於該第一開口的側壁形成該第一間隙壁的步驟包括：於該基底上形成一介電材料層，該介電材料層的厚度大於該第二開口的一半寬度；以及移除部分該介電材料層，直到曝露出該罩幕層的表面，其中剩餘的該介電材料層於該第一開口的側壁形成該第一間隙壁並填滿該第二開口。
4. 如申請專利範圍第3項所述之半導體溝渠的製造方法，更包括於該第一溝渠及該第二溝渠中填入一第一介電層，其中該介電材料層與該第一介電層的材料相同。
5. 如申請專利範圍第4項所述之半導體溝渠的製造方法，於形成該第一溝渠及該第二溝渠的步驟之後以及填入該第一介電層的步驟之前，更包括：移除該第一間隙壁及該第二間隙壁；以及於該第一溝渠及該第二溝渠的表面形成一襯層。
6. 如申請專利範圍第1項所述之半導體溝渠的製造方法，其中該第一開口及該第二開口曝露之該基底的表面低於該罩幕層的底面。
7. 如申請專利範圍第6項所述之半導體溝渠的製造方法，其中該第一溝渠具有至少三階之剖面，且該第二溝渠具有至少二階之剖面。
8. 如申請專利範圍第1項所述半導體溝渠的製造方法，其中該第一溝渠之深度為該第二溝渠之深度的2~3倍。
9. 一種具有不同深度之雙溝渠的製造方法，包括：提供一基底，該基底具有一第一區及一第二區；於該基底上形成一罩幕層，該罩幕層具有曝露該第一區之該基底的一第一開口及曝露該第二區之該基底的一第二開口；於該第一開口的側壁形成一第一間隙壁並於該第二開口中填滿一第一介電層；以該罩幕層及該第一間隙壁為罩幕，於該第一區的該 基底中形成一凹陷；移除部分該第一介電層，以於該第二開口的側壁形成一第二間隙壁，並移除部分該第一間隙壁以曝露出該凹陷的頂角；以及以該罩幕層、該第一間隙壁及該第二間隙壁為罩幕，移除部分該基底，以於該第一區的該基底中形成一第一溝渠以及於該第二區的該基底中形成一第二溝渠。
10. 如申請專利範圍第9項所述之具有不同深度之雙溝渠的製造方法，其中該第一開口大於該第二開口。
11. 如申請專利範圍第9項所述之具有不同深度之雙溝渠的製造方法，其中於該第一開口的側壁形成該第一間隙壁並於該第二開口中填滿該第一介電層的步驟包括：於該基底上形成一介電材料層，該介電材料層的厚度大於該第二開口的一半寬度；以及移除部分該介電材料層，直到曝露出該罩幕層的表面。
12. 如申請專利範圍第9項所述之具有不同深度之雙溝渠的製造方法，其中該第一溝渠之深度為該第二溝渠之深度的2~3倍。
13. 如申請專利範圍第9項所述之具有不同深度之雙溝渠的製造方法，其中該基底的材料包括介電材質。
14. 一種用以隔離元件的結構，配置於具有一周邊區及一陣列區的一基底中，包括：一第一隔離結構，具有至少三階之剖面且位於該周邊 區之該基底中；以及一第二隔離結構，位於該陣列區之該基底中，該第二隔離結構具有至少二階之剖面，其中該第一隔離結構之深度為該第二隔離結構之深度的2~3倍。
15. 如申請專利範圍第14項所述之用以隔離元件的結構，其中該第一隔離結構及該第二隔離結構各自包括一襯層及一介電層。