JP2015008226A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】同一の膜に対し複数回の加工工程を行う場合に、アライメントマークなどとして用いられるパターン上にフォトレジスト膜が薄く形成され、加工工程において当該パターンがフォトレジスト膜から露出して除去されることを防ぐことで、半導体装置の信頼性を向上させる。【解決手段】アライメントマークなどとして用いられるパターンＰＴ１、ＰＴ２を、半導体基板ＳＢ上に形成した導電膜ＰＳ１を開口する線状の溝Ｗ１、Ｗ２により構成することで、導電膜ＰＳ１上に形成するフォトレジスト膜が、導電膜ＰＳ１の開口部の方へ流動することを防ぐ。【選択図】図５

Description

本発明は、半導体装置の製造技術に関し、特に、リソグラフィ等の際に、基板上に形成したパターンからなるマークを検出して当該マークの位置の確認を行う半導体装置の製造に適用して有効な技術に関するものである。

半導体装置の製造工程において半導体基板上に形成された膜を一部除去して加工する際には、フォトリソグラフィ技術およびエッチング法を用いることが知られている。フォトリソグラフィ技術を用いる際には、例えば半導体基板上にフォトレジスト膜を塗布した後、露光装置を用い、フォトマスクを介してフォトレジスト膜の一部を露光することでパターン転写を行う。その後、光が照射された部分または光が照射されなかった部分のいずれかを選択的に除去することができ、このフォトレジスト膜をマスクとして半導体基板上の膜の一部をエッチングし、パターニングを行うことができる。

上記工程で用いる露光装置内において、半導体基板に対しフォトマスクを配置する位置を決定する方法としては、半導体基板上に形成されたパターンからなる位置合わせ用のアライメントマークを観測することで位置決めを行う方法がある。

また、半導体基板上の膜に対しパターニングを行うことで形成したパターンが、下地の半導体基板などに対して位置ずれを起こしているか否かを検査する方法としては、各パターニング工程で形成した複数の検査用のマークを観測する方法がある。

また、不揮発性メモリセルとして使用する素子として、近年、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセル（以下単にＭＯＮＯＳメモリと呼ぶことがある）が注目されている。ＭＯＮＯＳ型不揮発性メモリセルには、単一のトランジスタ構造を有するメモリセルの他に、選択ゲート電極およびメモリゲート電極を有し、二つのトランジスタ構造を有するスプリットゲート構造のメモリセルが提案されている。

スプリットゲート構造のＭＯＮＯＳメモリを構成し、半導体基板上において互いに隣接する選択ゲート電極およびメモリゲート電極は、それらの間に介在する電荷蓄積層を含む絶縁膜により電気的に絶縁されている。当該ＭＯＮＯＳメモリを動作させる際には、当該電荷蓄積層に対し電荷を出し入れすることで、情報の記憶および消去を行う。

特許文献１（国際特許公開ＷＯ２０１０／０８２３８９号公報）には、半導体基板上にＭＯＮＯＳメモリおよびトランジスタを形成する際に、半導体膜の一部分を加工してＭＯＮＯＳメモリの選択ゲート電極を形成した後、当該半導体膜の他の部分を加工して当該トランジスタのゲート電極を形成することが記載されている。

国際特許公開ＷＯ２０１０／０８２３８９号公報

例えば半導体基板をダイシング工程により個片化して半導体チップを形成する際に切削されるスクライブ領域上に上記位置合わせ用のアライメントマークまたは上記検査用のマークを形成する場合、比較的広い領域内に線状のパターンを残して形成し、このパターンからなるマークをフォトマスクの位置合わせなどに用いることが考えられる。しかし、このように半導体基板上の広い平面上に線状のパターンが疎に形成された場合、その後の工程で半導体基板上にフォトレジスト膜を塗布した際、ゲート電極などのパターンが密に形成されている領域に比べて、当該マークを構成するパターンの直上に形成されるフォトレジスト膜は膜厚が薄くなり、フォトレジスト膜は当該線状の横の領域に溜まって厚く形成される。

この状態でエッチングを行うと、当該マークを構成するパターンの直上のフォトレジスト膜は膜厚が薄いために、エッチング中に当該フォトレジスト膜が除去され、フォトレジスト膜から露出した当該パターンがエッチングされる。マークとして用いるパターンを観測する際には、パターンの上面と側壁の境界の角部を検出してパターン形状を認識する。このため、上記エッチングによりパターンが削られると、マークを正確に検出することができないため、フォトマスクの位置合わせの精度が低下する問題、および、基板上に形成したパターンの位置を検査することが困難となる問題が生じる。したがって、半導体装置の信頼性が低下することとなる。

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置の製造方法は、半導体基板上の第１領域および第２領域に形成された膜を加工して第１領域に溝を形成し、当該溝により、アライメントマークなどとして用いられるパターンを構成し、その後の工程で、フォトリソグラフィ技術を用いたエッチング工程により第２領域の当該膜を加工するものである。

本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置の製造方法を示す平面図である。 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。 図２に続く半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す平面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す平面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１６に続く半導体装置の製造方法を示す断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す平面図である。 比較例である半導体装置の製造方法を示す断面図である。 図２３に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す断面図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするために部分的にハッチングを付す場合がある。

本実施の形態では、フォトマスクの位置合わせ、またはパターンの位置確認などに用いられるマークを溝により構成することにより、当該マーク上に形成するフォトレジスト膜の膜厚が薄くなることを防ぎ、当該マークの検出精度を高めることについて説明する。

まず、本実施の形態による不揮発性メモリセルを有する半導体装置の製造方法を図１〜図２１を用いて工程順に説明する。図２〜図４、図６〜図１２、および図１４〜図２１は本実施の形態の半導体装置の製造工程中の断面図であり、図の左側から右側へ順にスプリットゲート型のＭＯＮＯＳメモリ、周辺回路領域のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、および観測用のマークを形成するスクライブ領域を示す。つまり、図２〜図４、図６〜図１２、および図１４〜図２１に示す断面図では、左側からメモリ領域１Ａ、周辺回路領域１Ｂ、およびスクライブ領域１Ｃを示している。

また、図１、図５および図１３は、製造工程中の本実施の形態の半導体装置の平面図である。なお、図５以降の平面図では、観測用のマークを囲む半導体膜からなるパターンに、ハッチングを付して示している。つまり、ハッチングを付した領域以外の領域は、当該半導体膜が除去されている。なお、本願では、リソグラフィ工程での位置合わせに用いるアライメントマークを構成するパターン、および、基板上に形成したゲート電極などのパターンの位置確認に用いるパターンを、まとめて観測用のパターンまたは観測用のマークと呼ぶ場合がある。

図２〜図４、図６〜図１２、および図１４〜図２１において、メモリ領域１Ａでは、不揮発性記憶装置を構成する一対のメモリセルの製造工程における断面図を示し、周辺回路領域１Ｂでは、周辺回路を構成する一つのｎ型の低耐圧ＭＩＳＦＥＴの製造工程における断面図を示す。以下ではｎ型のＭＩＳＦＥＴを単にｎＭＩＳと呼ぶ。

以下に示す断面図では、図を分かりやすくするために極少数の素子のみを示す。ただし実際には、メモリ領域１Ａでは上記メモリセルを密に並べて複数形成し、周辺回路領域１Ｂでは、低耐圧ｎＭＩＳの他、低耐圧ｐＭＩＳ、高耐圧ｎＭＩＳまたは高耐圧ｐＭＩＳなどが密に複数並んで形成される。

まず、図１および図２に示すように、半導体ウエハと称する平面略円形状の半導体の薄板である半導体基板ＳＢの主面に、例えば溝型の素子分離領域ＳＴＩおよび当該素子分離領域ＳＴＩに取り囲まれるように配置された活性領域を形成する。すなわち半導体基板ＳＢの主面の所定の箇所に分離溝を形成した後、半導体基板ＳＢの主面上に、例えば酸化シリコンなどの絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などによって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして、例えばＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域ＳＴＩを形成する。

ここでは半導体基板ＳＢの主面に形成する素子分離領域ＳＴＩをＳＴＩ構造を有するものとして説明するが、素子分離領域ＳＴＩはこれに限らず、例えばＬＯＣＯＳ（Local Oxidization of Silicon）構造を有していても構わない。

図１に示すように、素子分離領域ＳＴＩは、１方向に延在するスクライブ領域１Ｃの延在方向に直交する方向における両端部にも形成する。スクライブ領域１Ｃは、後の工程で半導体チップとなる複数の領域（以下単にチップ領域ＣＰという）のそれぞれを囲むように配置されている。図１には、平面視において矩形の形状を有するチップ領域ＣＰの４辺のうち１辺に沿うスクライブ領域１Ｃを示している。

チップ領域ＣＰは半導体基板ＳＢの主面に沿う第１方向および当該第１方向に直行する第２方向に複数並んで配置されている。つまり、チップ領域ＣＰはマトリクス状に並んで配置されている。スクライブ領域１Ｃは半導体基板ＳＢの主面に沿う第１方向または第２方向に延在し、格子状に配置されている。よって、第２方向において隣り合うチップ領域ＣＰ同士の間には、第１方向に延在するスクライブ領域１Ｃが配置されており、第１方向において隣り合うチップ領域ＣＰ同士の間には、第２方向に延在するスクライブ領域１Ｃ（図示しない）が配置されている。

ここでは、スクライブ領域１Ｃ内であって、チップ領域ＣＰに隣接する領域に素子分離領域ＳＴＩを形成する。つまり、素子分離領域ＳＴＩはスクライブ領域１Ｃ内の端部において、スクライブ領域１Ｃに沿って延在する。また、スクライブ領域１Ｃ内の素子分離領域ＳＴＩ内には、複数の活性領域が当該素子分離領域ＳＴＩの延在方向に沿って所定の間隔を空けて配置されている。これは、当該素子分離領域ＳＴＩを形成する際の研磨工程において、素子分離領域ＳＴＩの上面がディッシングによって凹んだ形状となることを防ぐためである。

図２に示すスクライブ領域１Ｃには、図１のＡ−Ａ線における断面図を示している。図２に示すメモリ領域１Ａおよび周辺回路領域１Ｂは、チップ領域ＣＰ（図１参照）内の一部の領域である。

スクライブ領域１Ｃは、リソグラフィ工程における位置合わせまたはパターン形成位置の検査などに用いられるマークを形成する領域を複数含んでいる。以下では、当該領域を単にマーク領域と呼ぶ。複数のマーク領域はスクライブ領域１Ｃの延在方向に並んで存在し、図１には、マーク領域ＴＲ１およびＴＲ２を示している。複数のマーク領域のそれぞれは、スクライブ領域１Ｃの両端部の素子分離領域ＳＴＩ間に存在する。

上記の工程では、スクライブ領域１Ｃの端部に素子分離領域ＳＴＩを形成すると共に、マーク領域ＴＲ１内に、素子分離領域ＳＴＩからなり、平面視において矩形の環状構造を有するパターンＰＴ０を形成する。つまり、半導体基板ＳＢの主面に形成された溝に埋め込まれた素子分離領域ＳＴＩからなるパターンＰＴ０は、平面視において矩形の枠状の形状を有している。また、このとき、マーク領域ＴＲ１内の半導体基板ＳＢの表面に、素子分離領域ＳＴＩからなる文字パターンＣＲ０を形成する。文字パターンＣＲ０は、図１に示すように例えば「ＡＳＴ」という文字列を構成している。

次に、図３に示すように、メモリ領域１Ａの半導体基板ＳＢにｐ型不純物を選択的にイオン注入することによりｐウエル（図示しない）を形成し、同様に、周辺回路領域１Ｂの半導体基板ＳＢにｐ型不純物を選択的にイオン注入することによりｐウエル（図示しない）を形成する。

次に、メモリ領域１Ａの半導体基板ＳＢにｐ型不純物、例えばＢ（ホウ素）を選択的にイオン注入する。これによりメモリ領域１Ａの半導体基板ＳＢに、後の工程で形成するＭＯＮＯＳメモリのチャネル形成用のｐ型の半導体領域（図示しない）を形成する。同様に、周辺回路領域１Ｂの半導体基板ＳＢに所定の不純物をイオン注入することで、チャネル形成用の半導体領域（図示しない）を形成する。

次に、半導体基板ＳＢに対して酸化処理を施すことにより、半導体基板ＳＢの主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度の絶縁膜Ｇ０をそれぞれ形成する。

次に、図４に示すように、半導体基板ＳＢの主面上に、例えば非晶質シリコンからなる導電膜ＰＳ１をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域１Ａ、周辺回路領域１Ｂの導電膜ＰＳ１にｎ型不純物をイオン注入法などによって導入する。導電膜ＰＳ１の厚さは、例えば１４０ｎｍ程度である。

続いて、導電膜ＰＳ１上に絶縁膜ＩＯおよび絶縁膜ＣＡをＣＶＤ法などにより順に形成する。導電膜ＰＳ１と絶縁膜ＣＡとの間に形成する絶縁膜ＩＯは、例えば酸化シリコン膜からなる。絶縁膜ＣＡは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンからなり、その厚さは、例えば５０ｎｍである。これにより、図４のスクライブ領域１Ｃに示す素子分離領域ＳＴＩ、つまりパターンＰＴ０の上面は、導電膜ＰＳ１、絶縁膜ＩＯおよびＣＡにより覆われる。

次に、図５および図６に示すように、メモリ領域１Ａおよびスクライブ領域１Ｃの絶縁膜ＣＡ、ＩＯ、導電膜ＰＳ１および絶縁膜Ｇ０をリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、図６に示すように、メモリ領域１Ａに導電膜ＰＳ１からなる選択ゲート電極ＣＧ１、ＣＧ２と、絶縁膜Ｇ０からなるゲート絶縁膜Ｇ１とをそれぞれ形成する。つまり、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれは、半導体基板ＳＢ上にゲート絶縁膜Ｇ１を介して形成される。

メモリ領域１Ａの選択ゲート電極ＣＧ１、ＣＧ２のゲート長は、例えば１００ｎｍ程度である。このエッチング工程は、周辺回路領域１Ｂの導電膜ＰＳ１がフォトレジスト膜（図示しない）に覆われた状態で行われるため、周辺回路領域１Ｂの導電膜ＰＳ１は加工されずに残る。

なお、図５では、図６に示す絶縁膜ＩＯ、ＣＡの図示を省略しており、このことは後の説明で用いる図１３および図２２も同様である。平面視において、絶縁膜ＩＯ、ＣＡはそれらの直下の導電膜ＰＳ１とほぼ同様の形状のパターンを有している。また、導電膜ＰＳ１により覆われた、半導体基板ＳＢの上面と素子分離領域ＳＴＩとの上面の境界を破線で示している。また、半導体基板ＳＢ上に形成された導電膜ＰＳ１にハッチングを付して示している。つまり、図５においてハッチングが付されていない領域は、導電膜ＰＳ１に対して凹部となっている。図６に示すスクライブ領域１Ｃには、図５のＡ−Ａ線における断面図を示している。

図５では、スクライブ領域１Ｃの両端の素子分離領域ＳＴＩと、素子分離領域ＳＴＩからなり、「ＡＳＴ」の文字列を構成する文字パターンＣＲ０と、素子分離領域ＳＴＩからなる環状のパターンＰＴ０とを破線で示している。

ここでは、メモリ領域１Ａおよびスクライブ領域１Ｃの導電膜ＰＳ１を一部除去することについて説明する。なお、本実施の形態では、半導体基板ＳＢ上に、順に導電膜、絶縁膜、および導電膜を堆積して形成する容量素子、つまり例えばＰＩＰ（polysilicon Insulator polysilicon）容量素子を形成してもよい。この場合、当該容量素子を形成する領域（図示しない）には、図５および図６を用いて説明するエッチング工程により、導電膜ＰＳ１を加工して残す。当該容量素子を形成する領域に形成されパターニングされた導電膜ＰＳ１は、当該容量素子の下部電極となる。

スクライブ領域１Ｃでは、上記エッチング工程により、絶縁膜ＣＡ、ＩＯ、導電膜ＰＳ１および絶縁膜Ｇ０を一部除去することで、複数の溝、つまり開口部を形成する。ここで図５および図６に示す絶縁膜ＣＡ、ＩＯ、導電膜ＰＳ１および絶縁膜Ｇ０を開口する溝Ｗ１からなるパターンＰＴ１は、パターンＰＴ０との相対的な位置関係を検査するために設けられるパターンである。

パターンＰＴ１は、平面視において例えば矩形の枠状の形状を有している。つまり、平面視において第１方向また第２方向に延在する４辺の溝Ｗ１からなるパターンＰＴ１の内側および外側には、導電膜ＰＳ１が形成されている。パターンＰＴ１は、平面視において、環状のパターンＰＴ０の内側に形成される。

また、図５に示すように、スクライブ領域１Ｃには、上記検査などにおいて観測するために用いられるマークを形成する領域であるマーク領域ＴＲ１、ＴＲ２を、他の領域と分離するための境界部分である溝Ｗ３を形成する。平面視においてマーク領域ＴＲ１、ＴＲ２はそれぞれ矩形の形状を有している。溝Ｗ３は、マーク領域ＴＲ１またはＴＲ２と、スクライブ領域１Ｃの両端部の素子分離領域ＳＴＩとの間に形成される。また、溝Ｗ３はマーク領域ＴＲ１およびＴＲ２間に形成されている。つまり、マーク領域ＴＲ１、ＴＲ２のそれぞれは溝Ｗ３により囲まれて規定されており、スクライブ領域１Ｃ内において、両端の素子分離領域ＳＴＩ間に配置されている。

パターンＰＴ１は、マーク領域ＴＲ１内に形成される。マーク領域ＴＲ１、ＴＲ２は、スクライブ領域１Ｃの延在方向に並んで配置されており、同方向には、マーク領域ＴＲ１、ＴＲ２以外のマーク領域またはＴＥＧ（Test Elemental Group）形成領域などが並んで配置されている。

マーク領域ＴＲ１に対して溝Ｗ３を介して隣り合うマーク領域ＴＲ２には、リソグラフィ技術を用いて露光を行う場合に、半導体基板ＳＢに対してフォトマスクの位置合わせを行うために用いるアライメントマークであるパターンＰＴ２を形成する。パターンＰＴ２はパターンＰＴ１と同一工程により形成され、溝Ｗ１と同様に、所定の方向に延在する複数の溝Ｗ２により構成される。溝Ｗ２を含む領域の断面図の図示は省略しているが、各溝Ｗ２の延在方向に直交する断面の構造は、図６に示す溝Ｗ１と同様の断面構造となる。

図５に示すパターンＰＴ２は、マーク領域ＴＲ２内において例えば第１方向に延在する溝Ｗ２を、第２方向に複数並べた構成を有している。また、パターンＰＴ２は、マーク領域ＴＲ２内において例えば第２方向に延在する溝Ｗ２を、第１方向に複数並べた構成を有している。ここではマーク領域ＴＲ２内に、第１方向に延在する溝Ｗ２および第２方向に延在する溝Ｗ２の両方を形成している。これに対し、マーク領域ＴＲ２に形成するパターンＰＴ２は、第１方向または第２方向のどちらか一方に延在する溝Ｗ２を複数並べたものであって、他の方向に延在する溝を含まないものであってもよい。

図７、図９、図１１、図１４〜図１６および図１８を用いて後述するリソグラフィ工程では、上記のように、線状の溝Ｗ２を、その延在方向に直交する方向に複数並べたパターンＰＴ２を露光装置により観測することで、パターンＰＴ２の位置および向きを検出し、これにより半導体基板ＳＢに対するフォトマスクの位置決めを行う。

上述したように、マーク領域ＴＲ１に形成するパターンＰＴ１は、後の工程で形成するパターンからなるマークとの位置関係を観測することで、チップ領域ＣＰに形成した各パターン同士の間で位置ずれが生じていないかどうかを調べるために使用される検査用のマークである。また、上述したように、マーク領域ＴＲ２に形成するパターンＰＴ２は、後の工程でフォトリソグラフィ技術を用いる際に、フォトマスクの位置決めを行うために用いられるものである。

パターンＰＴ１、ＰＴ２を観測する際には、各パターンを構成する溝Ｗ１内または溝Ｗ２内の側壁と、当該側壁を有する導電膜ＰＳ１を含む積層膜との境界の角部を検出することで、溝Ｗ１、Ｗ２を認識する。当該角部とはつまり、導電膜ＰＳ１、絶縁膜ＩＯおよびＣＡを含む積層膜の上面の端部の角である。パターンＰＴ１、ＰＴ２を観測する工程では、顕微鏡を用いてマークを観測する方法、または赤外線もしくはレーザー光などを照射してマークを検出する方法などが用いられる。導電膜ＰＳ１などに覆われているパターンＰＴ０も同様に、角部を検出することで、その位置を認識することができる。

ここで、露光装置に備え付けられた観測用の光学機器などを用いて例えば溝Ｗ２を精度よく検出するためには、溝Ｗ２の側壁の直上の角部が直角に近い形状で形成されていることが重要となる。この角部が削られるなどして欠けた場合、または、当該角部がなだらかに丸みを帯びた形状となっている場合などは、溝Ｗ２の位置を精度よく検出することが困難となる。同様に、形成後のパターンの位置を検査するために用いられる溝Ｗ１を検出する場合も、溝Ｗ１の側壁の直上の角部が直角に近い形状で形成されていることが重要となる。

図５に示す平面図において上記角部は、溝Ｗ１または溝Ｗ２と導電膜ＰＳ１との境界に存在する。溝Ｗ１により構成されるパターンＰＴ１は平面視において矩形の環状の形状を有している。つまり溝Ｗ１は、島状に残された導電膜ＰＳ１の端部の環状の角部と、当該導電膜ＰＳ１の外側を、当該導電膜ＰＳ１から離間して囲むように残された他の導電膜ＰＳ１の端部の環状の角部との間の凹部である。また、溝Ｗ２は１方向に延在する線状の溝のみからなる。つまり、導電膜ＰＳ１の環状の角部に囲まれた凹部である。

図５に示すように、マーク領域ＴＲ１、ＴＲ２には、導電膜ＰＳ１を開口する溝Ｗ４により構成される文字パターンＣＲ１が形成されている。文字パターンＣＲ０、ＣＲ１は、スクライブ領域１Ｃに複数種類形成されるマーク領域を区別するために用いられる。文字パターンＣＲ１は、例えば「ＡＣ」という文字列を構成している。上記の溝Ｗ１〜Ｗ４は、図６に示す絶縁膜ＣＡ、ＩＯ、導電膜ＰＳ１および絶縁膜Ｇ０からなる積層膜を開口しているため、各溝Ｗ１〜Ｗ４の底部には半導体基板ＳＢの上面が露出している。

ここでは上記のように、図６に示すメモリ領域１Ａおよびスクライブ領域１Ｃ並びに図５に示すスクライブ領域１Ｃにおいて、一部の半導体基板ＳＢの上面が露出する場合について説明する。ただし、当該半導体基板の上面は、絶縁膜Ｇ０と同程度の薄い膜厚を有する絶縁膜により覆われていてもよい。

また、図５において左右に示すチップ領域ＣＰは導電膜ＰＳ１により覆われているが、図６のメモリ領域１Ａに示すように、半導体基板ＳＢ上のチップ領域ＣＰ（図５参照）が全て導電膜ＰＳ１に覆われているわけではない。

上記のように、パターンＰＴ１、ＰＴ２は導電膜ＰＳ１を含む積層膜の一部をエッチング法により除去することで形成した溝Ｗ１、Ｗ２により構成されている。溝Ｗ１、Ｗ２の幅、つまり溝Ｗ１、Ｗ２のそれぞれの長手方向に直交する方向における長さは、例えば０．４μｍ程度である。また、スクライブ領域１Ｃの幅、つまりスクライブ領域１Ｃの長手方向に直交する方向の長さは例えば８０μｍ程度である。また、スクライブ領域１Ｃの幅方向と同じ方向におけるマーク領域ＴＲ１の長さは例えば１０〜５０μｍ程度であり、スクライブ領域１Ｃの長手方向におけるマーク領域ＴＲ１の長さは例えば１５〜２００μｍ程度である。マーク領域ＴＲ２の寸法は、マーク領域ＴＲ１と同様である。

このように、溝Ｗ１、Ｗ２の幅はマーク領域ＴＲ１、ＴＲ２の各辺の長さに対して非常に小さい。つまり、マーク領域ＴＲ１内においてパターンＰＴ１が占める面積は小さく、マーク領域ＴＲ２内においてパターンＰＴ２が占める面積も小さい。すなわち、観測用に用いられる領域であるマーク領域ＴＲ１内においては、平面視における導電膜ＰＳ１の面積よりも、導電膜ＰＳ１を除去して形成したパターンＰＴ１の面積の方が小さい。同様に、観測用に用いられる領域であるマーク領域ＴＲ２内においては、平面視における導電膜ＰＳ１の面積よりも、導電膜ＰＳ１を除去して形成したパターンＰＴ２の面積の方が小さい。

言い換えれば、フォトマスクの位置合わせに用いるマーク領域ＴＲ２内、および、半導体基板ＳＢ上に形成したパターンの位置確認に用いるマーク領域ＴＲ１内では、導電膜ＰＳ１が形成されている領域よりも、導電膜ＰＳ１が除去された領域の方が面積が小さい。

次に、検査用の光学機器を用い、パターンＰＴ０、ＰＴ１のそれぞれの位置を検出する。これにより、選択ゲート電極ＣＧ１、ＣＧ２が形成された位置が、選択ゲート電極ＣＧ１、ＣＧ２の下地である半導体基板ＳＢに対して所望の位置からずれて形成されているか否かを検査する。

図５および図６を用いて説明したように、パターンＰＴ１は選択ゲート電極ＣＧ１、ＣＧ２と同一のフォトマスクを用いた同一のエッチング工程により形成されたパターンである。また、図１を用いて説明したように、パターンＰＴ０は半導体基板ＳＢの上面に形成した溝内に埋め込まれて形成されたパターンである。したがって、パターンＰＴ０、ＰＴ１のそれぞれの位置を検出することで、選択ゲート電極ＣＧ１、ＣＧ２と、その下地の半導体基板ＳＢの主面に形成された素子分離領域ＳＴＩおよび活性領域などとの位置関係を検査することができる。

これにより、図５および図６を用いて説明した加工工程により形成したパターンの、半導体基板ＳＢに対する形成位置のずれの有無を検査することができる。上記検査を行うことで、パターン形成位置が許容範囲を超えてずれることにより生じる不良を発見した場合には、当該パターンが形成された半導体基板を用いた半導体装置の製造を中止し、また、上記検査結果を製造工程に対しフィードバックすることで、当該不良の再発を防ぎ、半導体装置の信頼性を向上させることができる。

次に、図７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜ＣＡの一部を除去する。ここでは、周辺回路領域１Ｂの絶縁膜ＣＡを除去する。また、図示していない領域である選択ゲート電極ＣＧ１、ＣＧ２の給電領域において、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面上の絶縁膜ＣＡを除去する。これにより、後の工程で形成するコンタクトプラグを選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面に接続する領域を、絶縁膜ＣＡから露出させる。また、ＰＩＰ容量素子を形成する場合には、当該容量素子を形成する領域でも導電膜ＰＳ１上の絶縁膜ＣＡを除去する。

ここでは、フォトレジスト膜（図示しない）から露出する領域の絶縁膜ＣＡを除去する。メモリ領域１Ａおよびスクライブ領域１Ｃはフォトレジスト膜により覆われた状態で上記エッチング工程を行うため、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上の絶縁膜ＣＡは除去されない。

また、図示は省略するが、ここでは図５に示すチップ領域ＣＰ、およびチップ領域ＣＰの１辺に隣接して形成された、スクライブ領域１Ｃの両端の素子分離領域ＳＴＩの直上に形成された絶縁膜ＣＡも除去する。つまり、図５に示す溝Ｗ３に囲まれた領域以外の領域の絶縁膜ＣＡを除去する。ただし、チップ領域ＣＰ内であっても、図６のメモリ領域１Ａに示すように、一部の絶縁膜ＣＡは除去せずに残す。

選択ゲート電極ＣＧ１、ＣＧ２の給電領域では、選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく絶縁膜ＣＡを除去する必要がある。これは、絶縁膜ＣＡを除去する箇所がずれた場合、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面であって、上記コンタクトプラグを接続する面積が小さくなり、選択ゲート電極ＣＧ１、ＣＧ２とコンタクトプラグとの接続の信頼性が低下し、また、接触抵抗が増大する虞が生じるためである。また、絶縁膜ＣＡを除去する箇所がずれた場合、後の工程で形成するメモリゲート電極と、選択ゲート電極ＣＧ１またはＣＧ２とが、上記給電領域において短絡する虞が生じる。

したがって、絶縁膜ＣＡは選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく除去しなければならない。つまり、絶縁膜ＣＡを除去する際に用いるフォトレジスト膜を、選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく形成する必要がある。そのためには、当該フォトレジスト膜を露光してパターンを転写するために用いるフォトマスクの位置を、選択ゲート電極ＣＧ１、ＣＧ２に対して正確に合わせる必要がある。

そこで、上記フォトマスクの位置合わせには、図５に示すマーク領域ＴＲ２のアライメントマークであるパターンＰＴ２を用いる。リソグラフィ工程においては、当該フォトマスクおよび半導体基板ＳＢを設置した露光装置に備え付けられた光学機器等を用いてパターンＰＴ２を検出し、パターンＰＴ２とフォトマスクとの位置合わせを行う。パターンＰＴ２は選択ゲート電極ＣＧ１、ＣＧ２を形成するエッチング工程と同一の工程により形成された溝Ｗ２からなるパターンであるため、パターンＰＴ２を用いてフォトマスクの位置合わせを行うことで、選択ゲート電極ＣＧ１、ＣＧ２に対して所望の形状でフォトレジスト膜からなるレジストパターンを形成し、精度よく絶縁膜ＣＡを除去することができる。

次に、図８に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる絶縁膜ＸＢ、窒化シリコンからなる電荷蓄積層ＣＬおよび酸化シリコンからなる絶縁膜ＸＴを順次形成する。絶縁膜ＸＢは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜ＸＴは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、絶縁膜ＸＢ、ＸＴは窒素を含んだ酸化シリコンで形成してもよい。絶縁膜ＸＢ、電荷蓄積層ＣＬおよび絶縁膜ＸＴはＯＮＯ（Oxide Nitride Oxide）膜ＣＳを構成する。

なお、周辺回路領域１Ｂでは、導電膜ＰＳ１上の絶縁膜ＩＯが絶縁膜ＸＢと一体化するものとして、図８および図９では周辺回路領域１Ｂの絶縁膜ＩＯの図示を省略する。また、図８および図９では溝Ｗ３がＯＮＯ膜ＣＳにより完全に埋め込まれているが、溝Ｗ３はＯＮＯ膜ＣＳにより完全に埋め込まれていなくてもよい。

続いて、半導体基板ＳＢの主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導電膜を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度である。続いて、フォトリソグラフィ技術およびドライエッチング技術により、この導電膜を異方性のドライエッチング法でエッチバックする。

これにより、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１を含む積層膜と、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２を含む積層膜とのそれぞれの両側面に、ＯＮＯ膜ＣＳを介して、当該導電膜からなるサイドウォールＳ２を自己整合的に形成する。

半導体基板ＳＢ上に容量素子を形成する場合、図示していない容量素子形成領域において、上記下部電極の上面はＯＮＯ膜ＣＳに覆われ、当該ＯＮＯ膜ＣＳの上面は上記導電膜により覆われる。上記エッチング工程では、ＯＮＯ膜ＣＳ上の当該導電膜を一部フォトレジスト膜により覆った状態で上記導電膜のエッチングを行い、当該導電膜を加工する。これにより、下部電極の直上にはＯＮＯ膜ＣＳを介して当該導電膜からなる上部電極が形成される。

ここで、容量素子形成領域では選択ゲート電極ＣＧ１、ＣＧ２を形成した工程（図６参照）と同一工程で加工された導電膜ＰＳ１からなる上記下部電極に対し、位置ずれを起こすことなく上記上部電極を形成することが重要となる。これは、下部電極に対して上部電極がずれて形成された場合、ＯＮＯ膜ＣＳを介して対向する下部電極および上部電極間の面積が縮小し、容量素子の容量が小さくなるためである。

したがって、エッチングにより上部電極を形成する際には、下部電極に対して上部電極を精度よく形成する必要がある。したがって、上記エッチング工程で用いるフォトレジスト膜からなるレジストパターンを形成する際は、図７を用いて説明した方法と同様にして、図５に示すアライメントマークであるパターンＰＴ２を用い、フォトマスクの位置合わせを行う。その後露光を行い、続いて現像液によりフォトレジスト膜を一部除去して上記レジストパターンを形成した後、当該フォトレジスト膜をマスクとしてエッチング工程を行うことで、上記導電膜を加工して上部電極を形成する。

次に、図９に示すように、メモリ領域１Ａにおいて、選択ゲート電極ＣＧ１、ＣＧ２の一部を覆い、一部のサイドウォールＳ２を覆うフォトレジスト膜ＲＰ１を形成する。フォトレジスト膜ＲＰ１は、選択ゲート電極ＣＧ１の第１側壁に隣接する領域を露出しており、選択ゲート電極ＣＧ１の第２側壁に隣接する領域を覆っている。同様に、フォトレジスト膜ＲＰ１は、選択ゲート電極ＣＧ２の第３側壁に隣接する領域を露出しており、選択ゲート電極ＣＧ２の第４側壁に隣接する領域を覆っている。

ここでは、平行して延在する選択ゲート電極ＣＧ１およびＣＧ２の対向する側壁のうち、選択ゲート電極ＣＧ１の側壁を第１側壁と呼び、一方の選択ゲート電極ＣＧ２の側壁を第３側壁と呼ぶ。また、選択ゲート電極ＣＧ１の側壁であって、第１側壁の反対側の側壁を第２側壁と呼ぶ。また、選択ゲート電極ＣＧ２の側壁であって、第３側壁の反対側の側壁を第４側壁と呼ぶ。つまり、選択ゲート電極ＣＧ１は、互いに平行な第１側壁および第２側壁を有し、選択ゲート電極ＣＧ２は、互いに並行な第３側壁および第４側壁を有する。

これにより、第１側壁および第３側壁に沿うサイドウォールＳ２はフォトレジスト膜ＲＰ１から露出し、第２側壁および第４側壁に沿うサイドウォールＳ２はフォトレジスト膜ＲＰ１に覆われる。フォトレジスト膜ＲＰ１は、この後の工程で、サイドウォールＳ２の一部を等方性エッチングにより除去するために設けるマスクパターンである。

また、周辺回路領域１Ｂおよびスクライブ領域１Ｃはフォトレジスト膜ＲＰ１に覆われておらず、スクライブ領域１ＣではサイドウォールＳ２が露出している。また、図示はしていないが、半導体基板上に容量素子を形成する場合には、当該容量素子の形成領域はフォトレジスト膜ＲＰ１により覆われる。

次に、図１０に示すように、フォトレジスト膜ＲＰ１（図９参照）をマスクとして、当該マスクから露出するサイドウォールＳ２を、ウェットエッチングなどの等方性エッチングにより除去する。その後、フォトレジスト膜ＲＰ１を除去する。これにより、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１を含む積層膜の片側面、つまり第２側壁のみに、後に形成するメモリ用ｎ型ＭＩＳＱＭ１（図１８参照）のメモリゲート電極ＭＧ１を形成する。

同様に、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２を含む積層膜の片側面、つまり第４側壁のみに、後に形成するメモリ用ｎＭＩＳＱＭ２（図１８参照）のメモリゲート電極ＭＧ２を形成する。つまり、メモリゲート電極ＭＧ１、ＭＧ２はサイドウォールＳ２からなる。メモリゲート電極ＭＧ１、ＭＧ２のゲート長は、それぞれ例えば６５ｎｍ程度である。

次に、メモリ領域１Ａにおいて、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１からなる積層膜とメモリゲート電極ＭＧ１との間、および半導体基板ＳＢとメモリゲート電極ＭＧ１との間の領域以外のＯＮＯ膜ＣＳを、選択的にエッチングして除去する。また、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２からなる積層膜とメモリゲート電極ＭＧ２との間、および半導体基板ＳＢとメモリゲート電極ＭＧ２との間の領域以外のＯＮＯ膜ＣＳを、選択的にエッチングして除去する。

また、周辺回路領域１Ｂおよびスクライブ領域１Ｃでは、上記工程により導電膜ＰＳ１と、半導体基板ＳＢを覆うＯＮＯ膜ＣＳとを除去する。これにより、周辺回路領域１Ｂでは導電膜ＰＳ１の表面が露出し、スクライブ領域１Ｃでは絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１を含む積層膜の表面が露出する。

図示していない領域に容量素子を形成する場合、当該容量素子の形成領域では、上記エッチング工程により、下部電極と上部電極との間のＯＮＯ膜ＣＳを残して、当該容量素子形成領域内の他のＯＮＯ膜ＣＳを選択的にエッチングして除去する。これにより、ＯＮＯ膜ＣＳを容量絶縁膜、つまり誘電体膜とし、選択ゲート電極ＣＧ１、ＣＧ２と同一層の導電膜ＰＳ１からなる下部電極と、メモリゲート電極ＭＧ１、ＭＧ２と同一層の導電膜からなる上部電極とからなる容量素子が形成される。

つまり、当該容量素子は半導体基板ＳＢ上に順に形成された下部電極、ＯＮＯ膜ＣＳおよび上部電極からなる。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。

ここで、図９および図１０を用いて説明したエッチング工程でマスクとして使用するフォトレジスト膜ＲＰ１は、選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく位置を合わせて形成する必要がある。これは、フォトレジスト膜ＲＰ１の形成位置がずれた場合に、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの一方の側壁のサイドウォールＳ２を完全に除去できない虞、または、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの他の一方の側壁のサイドウォールＳ２が除去されてしまい、メモリゲート電極ＭＧ１、ＭＧ２を残すことができなくなる虞が生じるためである。

したがって、フォトレジスト膜ＲＰ１の形成位置を選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく合わせるため、図７を用いて説明した方法と同様にして、図５に示すアライメントマークであるパターンＰＴ２を用い、フォトレジスト膜ＲＰ１を露光する際に使用するフォトマスクの位置合わせを行う。その後露光を行い、続いて現像液によりフォトレジスト膜ＲＰ１を一部除去した後、フォトレジスト膜ＲＰ１をマスクとして上記エッチング工程を行うことで、サイドウォールＳ２を一部除去する。このように、アライメントマークを用いてフォトマスクの位置合わせを行うことで、フォトレジスト膜ＲＰ１の形成位置が所望の位置からずれることを防ぐことができる。

次に、図１１に示すように、周辺回路領域１Ｂの導電膜ＰＳ１にｎ型不純物をイオン注入法などによって選択的に導入した後、半導体基板ＳＢ上にフォトレジスト膜ＲＰ２を塗布する。続いて、露光・現像を行うことで、フォトレジスト膜ＲＰ２から周辺回路領域１Ｂの一部の導電膜ＰＳ１、およびスクライブ領域１Ｃの一部の導電膜ＰＳ１上の絶縁膜ＣＡのそれぞれをフォトレジスト膜ＲＰ２から露出させる。つまり、フォトレジスト膜ＲＰ２はメモリ領域１Ａを覆い、周辺回路領域１Ｂおよびスクライブ領域１Ｃの一部を覆っている。

なお、図１１に示すスクライブ領域１Ｃの断面において、フォトレジスト膜ＲＰ２は絶縁膜ＣＡを露出していない。フォトレジスト膜ＲＰ２がスクライブ領域１Ｃの絶縁膜ＣＡの一部を露出するのは、図１１に示していない領域であり、図５に示すマーク領域ＴＲ１、ＴＲ２以外のマーク領域である。当該領域については、図１３を用いて後述する。

図１１に示していない当該領域のマーク領域に塗布されたフォトレジスト膜ＲＰ２には、マーク領域ＴＲ１のパターンＰＴ１と同様に、平面視において矩形の枠状の開口部が形成され、その開口部の底部に絶縁膜ＣＡが露出する。また、図１１には示していないが、フォトレジスト膜ＲＰ２は、スクライブ領域１Ｃ内の両端の素子分離領域ＳＴＩ（図５参照）、つまりチップ領域ＣＰの１辺に沿う素子分離領域ＳＴＩの直上の導電膜ＰＳ１の一部を露出していてもよい。

ここでは、図１１に示すように、スクライブ領域１Ｃの半導体基板ＳＢの主面のほぼ全域を、絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１からなる積層膜が覆っており、図５に示すマーク領域ＴＲ１またはＴＲ２におけるパターンＰＴ１またはＰＴ２の占める面積は、当該積層膜よりも遥かに小さい。したがって、図１１に示すスクライブ領域１Ｃにおいて半導体基板ＳＢ上に塗布されたフォトレジスト膜ＲＰ２の大部分は、上記積層膜が除去された領域である溝Ｗ１内およびその直上に流れて溜まることはなく、フォトレジスト膜ＲＰ２は主に導電膜ＰＳ１の直上に形成される。

スクライブ領域１Ｃにおける導電膜ＰＳ１の直上のフォトレジスト膜ＲＰ２の膜厚は、メモリ領域１Ａのように、半導体基板ＳＢ上に複数のゲート電極が密に形成された領域における、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの直上のフォトレジスト膜ＲＰ２の膜厚と同等である。また、スクライブ領域１Ｃにおける導電膜ＰＳ１の直上のフォトレジスト膜ＲＰ２の膜厚は、周辺回路領域１Ｂの導電膜ＰＳ１の直上のフォトレジスト膜ＲＰ２の膜厚と同等である。

次に、図１２および図１３に示すように、フォトレジスト膜ＲＰ２をマスクとして周辺回路領域１Ｂの導電膜ＰＳ１の一部および絶縁膜Ｇ０の一部をドライエッチング法により除去することにより、導電膜ＰＳ１からなる低耐圧ｎＭＩＳのゲート電極ＧＥと、絶縁膜Ｇ０からなるゲート絶縁膜Ｇ２とを形成する。つまり、半導体基板ＳＢ上には、ゲート絶縁膜Ｇ２を介してゲート電極ＧＥが形成される。ここでは、図１３に示すように、上記工程により、スクライブ領域１Ｃのマーク領域ＴＲ３内の導電膜ＰＳ１を除去することで、半導体基板ＳＢの上面を露出する溝Ｗ５からなるパターンＰＴ３を形成する。

その後、半導体基板ＳＢ上のフォトレジスト膜ＲＰ２を除去する。ゲート電極ＧＥのゲート長は例えば１００ｎｍ程度である。

上記スクライブ領域１Ｃに形成するパターンＰＴ３は、図５および図６に示す溝Ｗ１からなるパターンＰＴ１と同様に、スクライブ領域１Ｃのマーク領域ＴＲ３内において、絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１からなる積層膜を一部除去した溝Ｗ５からなる。マーク領域ＴＲ３にはマーク領域ＴＲ１と同様に、半導体基板の主面に環状の素子分離領域ＳＴＩからなるパターンＰＴ０が形成されている。つまり、マーク領域ＴＲ３の構造は、図５に示すマーク領域ＴＲ１と同様である。マーク領域ＴＲ３のパターンＰＴ３は、後述するように、周辺回路領域１Ｂに形成したゲート電極ＧＥなどのパターンの形成位置を検査するために用いられる。

また、図１２では、周辺回路領域１Ｂにはゲート電極ＧＥを一つ示しているが、実際にはゲート電極ＧＥを例えばゲート長方向に複数並べて形成する。これらのゲート電極ＧＥは、低耐圧ｎＭＩＳに限らず、ｐ型の低耐圧ＭＩＳなどのＭＩＳＦＥＴにも用いられる。また、メモリ領域１Ａには一対の選択ゲート電極ＣＧ１、ＣＧ２を示しているが、実際には選択ゲート電極は複数並んで密に形成されており、それぞれの選択ゲート電極の一方の側壁にはメモリゲート電極が隣接して形成されている。

その後、検査用の光学機器を用い、図１３に示すパターンＰＴ０、ＰＴ３のそれぞれの位置を検出する。これにより、ゲート電極ＧＥが形成された位置が、ゲート電極ＧＥの下地である半導体基板ＳＢに対して所望の位置からずれて形成されているか否かを検査する。

図１１、図１２および図１３を用いて説明したように、パターンＰＴ３はゲート電極ＧＥと同一のフォトマスクを用いた同一のエッチング工程により形成されたパターンである。また、パターンＰＴ０は半導体基板ＳＢの上面に形成した溝内に埋め込まれて形成されたパターンである。したがって、パターンＰＴ０、ＰＴ３のそれぞれの位置を検出することで、ゲート電極ＧＥと、その下地の半導体基板ＳＢの主面に形成された素子分離領域ＳＴＩおよび活性領域などとの位置関係を検査することができる。

これにより、図１１、図１２および図１３を用いて説明した加工工程により形成したパターンの、半導体基板ＳＢに対する形成位置のずれの有無を検査することができる。上記検査を行うことで、パターン形成位置が許容範囲を超えてずれることにより生じる不良を発見した場合には、当該パターンが形成された半導体基板を用いた半導体装置の製造を中止し、また、上記検査結果を製造工程に対しフィードバックすることで、当該不良の再発を防ぎ、半導体装置の信頼性を向上させることができる。

また、図５および図６を用いて説明した工程で導電膜ＰＳ１を加工して形成した選択ゲート電極ＣＧ１、ＣＧ２と、図１２および図１３を用いて説明した工程で導電膜ＰＳ１を加工して形成したゲート電極ＧＥとの位置関係を検査するため、パターンＰＴ１（図５参照）とパターンＰＴ３（図１３参照）とを観測し、パターン形成位置のずれの有無を検査してもよい。

この場合、マーク領域ＴＲ１（図５参照）およびマーク領域ＴＲ３（図１３参照）とは別のマーク領域にパターンＰＴ１とパターンＰＴ３を形成し、それらのパターンの位置を比較する検査を行なってもよい。つまり、例えば図５および図６を用いて説明した工程により当該別のマーク領域に環状のパターンＰＴ１を形成した後、図１２および図１３を用いて説明した工程により当該別のマーク領域に環状のパターンＰＴ１の内側に、環状のパターンＰＴ３を形成してもよい。

次に、図示は省略するが、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１からなる積層膜のメモリゲート電極ＭＧ１と反対側の側面ならびにメモリゲート電極ＭＧ１の側面に、サイドウォール（図示しない）を形成する。同様に、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２からなる積層膜のメモリゲート電極ＭＧ２と反対側の側面ならびにメモリゲート電極ＭＧ２の側面に、サイドウォール（図示しない）を形成する。

これにより、周辺回路領域１Ｂでは、ゲート電極ＧＥの両側面にそれぞれ上記サイドウォールを形成する。なお、スクライブ領域１Ｃの溝Ｗ１およびＷ３などのそれぞれの側面にもサイドウォールが形成される。サイドウォールのスペーサ長は、例えば６ｎｍ程度である。このサイドウォールが形成されることによって、後述の周辺回路領域１Ｂの低耐圧ｎＭＩＳの形成領域にｎ⁻型の半導体領域を形成する工程において、ｎ⁻型の半導体領域の実効チャネル長が大きくなり、低耐圧ｎＭＩＳの短チャネル効果を抑制することができる。つまり、上記サイドウォールはオフセットスペーサとして用いられる。

次に、図１４に示すように、その端部がメモリ領域１Ａの選択ゲート電極ＣＧ１の上面に位置し、メモリゲート電極ＭＧ１側の選択ゲート電極ＣＧ１の一部およびメモリゲート電極ＭＧ１を覆うフォトレジスト膜ＲＰ３を形成する。フォトレジスト膜ＲＰ３は、他の端部がメモリ領域１Ａの選択ゲート電極ＣＧ２の上面に位置しており、メモリゲート電極ＭＧ２側の選択ゲート電極ＣＧ２の一部およびメモリゲート電極ＭＧ２を覆っている。つまり、フォトレジスト膜ＲＰ３は、選択ゲート電極ＣＧ１の第１側壁と選択ゲート電極ＣＧ２の第３側壁との間の領域を開口し、他の領域を覆うパターンである。

その後、選択ゲート電極ＣＧ１、ＣＧ２およびフォトレジスト膜ＲＰ３をマスクとしてｎ型不純物（例えばＡｓ（ヒ素））を半導体基板ＳＢの主面にイオン注入することにより、半導体基板ＳＢの主面にｎ⁻型の半導体領域ＥＸＤを選択ゲート電極ＣＧ１、ＣＧ２に対して自己整合的に形成する。

ここで、フォトレジスト膜ＲＰ３は選択ゲート電極ＣＧ１、ＣＧ２の上面の直上で終端させる必要がある。つまり、ｎ⁻型の半導体領域ＥＸＤを所望の領域に形成するために、フォトレジスト膜ＲＰ３は、選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく位置を合わせて形成しなければならない。

よって、図７を用いて説明した方法と同様にして、図５に示すアライメントマークであるパターンＰＴ２を用い、フォトレジスト膜ＲＰ３を露光する際に使用するフォトマスクの位置合わせを行う。その後露光を行い、続いて現像液によりフォトレジスト膜ＲＰ３を一部除去した後、当該フォトレジスト膜ＲＰ３をマスクとして上記イオン注入工程を行うことで、ｎ⁻型の半導体領域ＥＸＤを形成する。このように、アライメントマークを用いてフォトマスクの位置合わせを行うことで、フォトレジスト膜ＲＰ３の形成位置が所望の位置からずれることを防ぐことができる。

次に、図１５に示すように、フォトレジスト膜ＲＰ３を除去した後、その端部がメモリ領域１Ａの選択ゲート電極ＣＧ１の上面に位置してメモリゲート電極ＭＧ１と反対側の選択ゲート電極ＣＧ１の一部を覆うフォトレジスト膜ＲＰ４を形成する。フォトレジスト膜ＲＰ４は、その端部がメモリ領域１Ａの選択ゲート電極ＣＧ２の上面に位置しており、メモリゲート電極ＭＧ２と反対側の選択ゲート電極ＣＧ２の一部を覆っている。つまり、フォトレジスト膜ＲＰ４は選択ゲート電極ＣＧ１の第２側壁側、および選択ゲート電極ＣＧ２の第４側壁側の活性領域を露出している。また、フォトレジスト膜ＲＰ４は周辺回路領域１Ｂおよびスクライブ領域１Ｃを覆っている。

その後、選択ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１、ＭＧ２およびフォトレジスト膜ＲＰ４をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、半導体基板ＳＢの主面にｎ⁻型の半導体領域ＥＸＳをメモリゲート電極ＭＧ１、ＭＧ２に対して自己整合的に形成する。

ここで、フォトレジスト膜ＲＰ４は選択ゲート電極ＣＧ１、ＣＧ２の上面の直上で終端させる必要がある。つまり、ｎ⁻型の半導体領域ＥＸＳを所望の領域に形成するために、フォトレジスト膜ＲＰ４は、選択ゲート電極ＣＧ１、ＣＧ２に対して精度よく位置を合わせて形成しなければならない。そこで、図７を用いて説明した方法と同様にして、パターンＰＴ２（図５参照）からなるアライメントマークを用いてフォトマスクの位置合わせを行う。これにより、フォトレジスト膜ＲＰ４の形成位置が所望の位置からずれることを防ぐことができる。

なお、ここでは先にｎ⁻型の半導体領域ＥＸＤを形成し、その後ｎ⁻型の半導体領域ＥＸＳを形成したが、先にｎ⁻型の半導体領域ＥＸＳを形成し、その後ｎ⁻型の半導体領域ＥＸＤを形成してもよい。また、ｎ⁻型の半導体領域ＥＸＤを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばＢ（ボロン）を半導体基板ＳＢの主面にイオン注入し、ｎ⁻型の半導体領域ＥＸＤよりも深い領域にｐ型の半導体領域を形成してもよい。

次に、図１６に示すように、フォトレジスト膜ＲＰ４を除去した後、周辺回路領域１Ｂの半導体基板ＳＢの主面に、フォトレジスト膜（図示しない）をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、周辺回路領域１Ｂの半導体基板ＳＢの主面にｎ⁻型の半導体領域Ｘ１をゲート電極ＧＥに対して自己整合的に形成する。

ここでも、ｎ⁻型の半導体領域Ｘ１を所望の位置に形成するため、上記フォトレジスト膜（図示しない）をゲート電極ＧＥに対して精度よく位置を合わせて形成しなければならない。そこで、図７を用いて説明した方法と同様にして、アライメントマークを用いてフォトマスクの位置合わせを行う。

次に、図１７に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコン膜および窒化シリコン膜をＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックする。これにより、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１からなる積層膜、ＯＮＯ膜ＣＳならびにメモリゲート電極ＭＧ１を含む構造体の両側の側面のそれぞれに、上記酸化シリコン膜および上記窒化シリコン膜からなるサイドウォールＳＷを形成する。同様に、メモリ領域１Ａでは、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２からなる積層膜、ＯＮＯ膜ＣＳならびにメモリゲート電極ＭＧ２を含む構造体の両側の側面のそれぞれに、上記酸化シリコン膜および上記窒化シリコン膜からなるサイドウォールＳＷを形成する。

同様に、周辺回路領域１Ｂでは、ゲート電極ＧＥの両側面にそれぞれサイドウォールＳＷを形成する。上記酸化シリコン膜の厚さは例えば２０ｎｍ程度であり、上記窒化シリコン膜の厚さは例えば２５ｎｍ程度である。なお、ここでは図を分かりやすくするため、上記酸化シリコン膜および上記窒化シリコン膜のそれぞれの形状を具体的に示さず、これらの膜の積層膜であるサイドウォールＳＷを１層の膜として示している。

次に、図１８に示すように、スクライブ領域１Ｃを覆うフォトレジスト膜ＲＰ５を形成する。その後、メモリ領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの主面に、フォトレジスト膜ＲＰ５をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）またはＰ（リン）を半導体基板ＳＢの主面にイオン注入する。当該イオン注入工程を行うことで、メモリ領域１Ａでは、ｎ^＋型の半導体領域ＤＩを選択ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１およびＭＧ２に対して自己整合的に形成し、周辺回路領域１Ｂでは、低耐圧ｎＭＩＳのゲート電極ＧＥに対してｎ^＋型の半導体領域Ｙ１を自己整合的に形成する。

これにより、メモリ領域１Ａでは、ｎ⁻型の半導体領域ＥＸＤおよびｎ^＋型の半導体領域ＤＩからなるドレイン領域ＤＲ、ｎ⁻型の半導体領域ＥＸＳおよびｎ^＋型の半導体領域ＤＩからなるソース領域ＳＲが形成される。また、周辺回路領域１Ｂでは、ｎ⁻型の半導体領域Ｘ１とｎ^＋型の半導体領域Ｙ１とからなる低耐圧ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。

この工程により、メモリ領域１Ａでは、選択ゲート電極ＣＧ１、ソース領域ＳＲおよびドレイン領域ＤＲからなる選択用ｎＭＩＳＱＣ１と、選択ゲート電極ＣＧ２、ソース領域ＳＲおよびドレイン領域ＤＲからなる選択用ｎＭＩＳＱＣ２とが形成される。また、メモリ領域１Ａでは、メモリゲート電極ＭＧ１、ソース領域ＳＲおよびドレイン領域ＤＲからなるメモリ用ｎＭＩＳＱＭ１と、メモリゲート電極ＭＧ２、ソース領域ＳＲおよびドレイン領域ＤＲからなるメモリ用ｎＭＩＳＱＭ２とが形成される。選択用ｎＭＩＳＱＣ１およびメモリ用ｎＭＩＳＱＭ１はスプリットゲート構造のＭＯＮＯＳメモリのメモリセルＭＣ１を構成し、選択用ｎＭＩＳＱＣ２およびメモリ用ｎＭＩＳＱＭ２はスプリットゲート構造のＭＯＮＯＳメモリのメモリセルＭＣ２を構成する。

また、周辺回路領域１Ｂでは、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤを含む低耐圧ｎＭＩＳＱ１が形成される。

ここでも、フォトレジスト膜ＲＰ５をスクライブ領域１Ｃを覆うように精度よく形成するため、フォトレジスト膜ＲＰ５からなるレジストパターンを形成する際には、アライメントマークを用いてフォトマスクの位置合わせを行ってから露光工程を行う。

次に、図１９に示すように、メモリ領域１Ａでは、メモリゲート電極ＭＧ１、ＭＧ２、ｎ^＋型の半導体領域ＤＩのそれぞれの上面にシリサイド層Ｓ１を形成する。また、図示しない選択ゲート電極ＣＧ１、ＣＧ２の給電領域では、絶縁膜ＣＡおよびＩＯから露出している選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面にシリサイド層Ｓ１を形成する。また、図示はしていないが、容量素子を形成する場合、サイドウォールＳＷとは平面的に重ならない領域において、上部電極の上面と、当該上部電極から露出する下部電極の上面とに、シリサイド層Ｓ１を形成する。

周辺回路領域１Ｂでは、低耐圧ｎＭＩＳのゲート電極ＧＥの上面およびｎ^＋型の半導体領域Ｙ１の上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、サリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層Ｓ１の材料としては、例えばニッケルシリサイドまたはコバルトシリサイドなどが使用される。

シリサイド層Ｓ１を形成することにより、シリサイド層Ｓ１と、その上部に形成されるプラグなどとの接触抵抗を低減することができる。また、メモリ領域１Ａでは、メモリゲート電極ＭＧ１、ＭＧ２、ソース領域ＳＲおよびドレイン領域ＤＲ自身の抵抗を低減することができる。さらに、周辺回路領域１Ｂでは、低耐圧ｎＭＩＳのゲート電極ＧＥ自身の抵抗およびソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。

次に、図２０に示すように、半導体基板ＳＢの主面上に、絶縁膜として窒化シリコン膜ＥＳをＣＶＤ法により堆積する。この窒化シリコン膜ＥＳは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。その後、絶縁膜として酸化シリコン膜ＩＦをＣＶＤ法により堆積した後、酸化シリコン膜ＩＦの上面をＣＭＰ法により平坦化する。これにより、窒化シリコン膜ＥＳおよび酸化シリコン膜ＩＦからなる層間絶縁膜を形成する。

次に、図２１に示すように、ドレイン領域ＤＲ上のシリサイド層Ｓ１およびソース・ドレイン領域ＳＤ上のシリサイド層Ｓ１のそれぞれに達するコンタクトホールＣＨを、上記層間絶縁膜に複数開口する。図示していない領域である、選択ゲート電極ＣＧ１、ＣＧ２の給電領域では、絶縁膜ＣＡおよびＩＯから露出する選択ゲート電極ＣＧ１上およびＣＧ２上のそれぞれのシリサイド層Ｓ１に達するコンタクトホールＣＨを形成する。

その後、各コンタクトホールＣＨの内側に、導電材料からなるプラグを埋め込む。これにより、複数のコンタクトホールＣＨのそれぞれの内側には、プラグＰＣが埋込まれる。

図示はしていないが、半導体基板ＳＢ上に容量素子素子を形成する場合は、容量素子を構成する上部電極と下部電極とが平面的に重ならない部分において、上部電極の上面および下部電極の上面のシリサイド層Ｓ１に達するコンタクトホールＣＨをそれぞれ形成した後、各コンタクトホールＣＨ内にプラグＰＣを埋め込む。

また、図示していない領域では、ソース領域ＳＲおよびゲート電極ＧＥのそれぞれの上面に接続されたプラグＰＣがコンタクトホールＣＨ内に形成される。

プラグＰＣは例えばＴｉ（チタン）とＴｉＮ（窒化チタン）との積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたＷ（タングステン）またはＡｌ（アルミニウム）などからなる相対的に厚い導電膜を含む積層膜によって構成される。なお、ここでは図を分かりやすくするため、上記のように積層構造を有するプラグＰＣを、一層の膜として図示する。

その後、上記層間絶縁膜上に、例えばＳｉＯＣ膜からなる層間絶縁膜Ｌ２をＣＶＤ法などにより形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜Ｌ２を開口して溝を形成し、プラグＰＣの上面を露出させた後、例えばＣｕ（銅）またはＡｌ（アルミニウム）を主成分とする第１層配線Ｍ１を当該溝内に形成することによって、本実施の形態の半導体装置が完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。

本実施の形態で形成する不揮発性メモリである、スプリットゲート構造のＭＯＮＯＳメモリを構成するメモリセルＭＣ１、ＭＣ２の構造について、図２１を用いて説明する。

図２１において、メモリセルＭＣ１およびＭＣ２は互いに線対称な形状を有しているため、以下では主にメモリセルＭＣ１の構造について説明し、メモリセルＭＣ２、選択用ｎＭＩＳＱＣ２、およびメモリ用ｎＭＩＳＱＭ２の構造の説明を省略する場合がある。

メモリセルＭＣ１のドレイン領域ＤＲは、例えば相対的に低濃度のｎ⁻型の半導体領域ＥＸＤと、そのｎ⁻型の半導体領域ＥＸＤよりも不純物濃度が高く、相対的に高濃度のｎ^＋型の半導体領域ＤＩとを含む、ＬＤＤ（Lightly Doped Drain）構造を有している。また、メモリセルＭＣ１、ＭＣ２のソース領域ＳＲは、例えば相対的に低濃度のｎ⁻型の半導体領域ＥＸＳと、そのｎ⁻型の半導体領域ＥＸＳよりも不純物濃度が高く、相対的に高濃度のｎ^＋型の半導体領域ＤＩとを含む、ＬＤＤ構造を有している。ｎ⁻型の半導体領域ＥＸＤ、ＥＸＳは、メモリセルＭＣ１、ＭＣ２のチャネル領域側に配置され、ｎ^＋型の半導体領域ＤＩは、メモリセルＭＣ１、ＭＣ２のチャネル領域側からｎ⁻型の半導体領域ＥＸＤ、ＥＸＳ分だけ離れた位置に配置されている。

ドレイン領域ＤＲとソース領域ＳＲとの間の半導体基板ＳＢの主面上には、選択用ｎＭＩＳＱＣ１の選択ゲート電極ＣＧ１と、メモリ用ｎＭＩＳＱＭ１のメモリゲート電極ＭＧ１とが互いに隣接して配置されている。選択ゲート電極ＣＧ１の上面上には、絶縁膜ＩＯを介して絶縁膜ＣＡが形成されている。

メモリゲート電極ＭＧ１は、絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１からなる積層膜の片側面に隣接してサイドウォール状に形成されている。選択ゲート電極ＣＧ１の第１側壁にはメモリゲート電極ＭＧ１は形成されておらず、選択ゲート電極ＣＧ１の第２側壁にメモリゲート電極ＭＧ１が隣接して形成されている。選択ゲート電極ＣＧ１は例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧ１のゲート長は、例えば８０〜１２０ｎｍ程度である。また、メモリゲート電極ＭＧ１は第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧ１のゲート長は、例えば５０〜１００ｎｍ程度である。

絶縁膜ＩＯは例えば酸化シリコン膜からなる。絶縁膜ＣＡは例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、または窒素を含んだ炭化シリコンなどの絶縁膜からなり、その厚さは、例えば５０ｎｍ程度である。また、半導体基板ＳＢの主面から選択ゲート電極ＣＧ１の上面までの高さは、例えば１４０ｎｍ程度であり、半導体基板ＳＢの主面からメモリゲート電極ＭＧ１の上面までの高さは、選択ゲート電極ＣＧ１の上面の高さよりも５０ｎｍ程度高く形成されている。

さらに、メモリゲート電極ＭＧ１の上面には、例えばニッケルシリサイド（ＮｉＳｉ）、またはコバルトシリサイド（ＣｏＳｉ_２）などのようなシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の抵抗値に大きく依存する。したがってシリサイド層Ｓ１を形成することにより選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の低抵抗化を図ることが望ましい。

これに対し、活性領域において、シリサイド層Ｓ１はメモリゲート電極ＭＧ１の上面のみに形成し、選択ゲート電極ＣＧ１の上面には形成していない。ただし、活性領域の選択ゲート電極ＣＧ１の上面にシリサイド層Ｓ１を形成しなくても、選択ゲート電極ＣＧ１を構成する導電膜の低抵抗化などにより所望する動作速度を得ることができる。上記シリサイド層Ｓ１は、ソース領域ＳＲまたはドレイン領域ＤＲを構成するｎ^＋型の半導体領域ＤＩの上面にも形成されている。また、図２１に示していない給電領域では、選択ゲート電極ＣＧ１の上面にもシリサイド層Ｓ１が形成されている。

選択ゲート電極ＣＧ１と半導体基板ＳＢの主面との間には、ゲート絶縁膜Ｇ１が設けられている。ゲート絶縁膜Ｇ１は例えば酸化シリコンからなり、その厚さは、例えば１〜５ｎｍ程度である。ゲート絶縁膜Ｇ１下の半導体基板ＳＢの主面にはｐウエル（図示しない）が形成されている。

メモリゲート電極ＭＧ１は、ゲート絶縁膜、つまりＯＮＯ膜ＣＳを介して選択ゲート電極ＣＧ１の側面に設けられている。選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とを絶縁するＯＮＯ膜ＣＳは、絶縁膜ＸＢ、電荷蓄積層ＣＬおよび絶縁膜ＸＴからなる積層膜により構成される。また、ＯＮＯ膜ＣＳを介した半導体基板ＳＢ上にメモリゲート電極ＭＧ１が配置されている。

電荷蓄積層ＣＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜ＸＢ、ＸＴは、例えば酸化シリコンからなり、絶縁膜ＸＢの厚さは、例えば１〜１０ｎｍ程度、絶縁膜ＸＴの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜ＸＢ、ＸＴは窒素を含んだ酸化シリコンで形成することもできる。

本実施の形態では、電荷蓄積層ＣＬとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として、上述の窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。

ドレイン領域ＤＲには、コンタクトホールＣＨ内に埋め込まれたプラグＰＣを介して、選択ゲート電極ＣＧ１が延在する第１方向に対して直交する第２方向に延在する第１層配線Ｍ１が接続されている。

次に、上記メモリセルＭＣ１の書き込み、消去および読み出しの各動作について図２１を用いて説明する。ここでは、ＯＮＯ膜ＣＳに電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。

書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、例えば選択ゲート電極ＣＧ１に０．７Ｖ、メモリゲート電極ＭＧ１に１０Ｖ、ソース領域ＳＲに６Ｖ、ドレイン領域ＤＲに０Ｖ、上記ｐウエル（図示しない）に０Ｖをそれぞれ印加する。これにより、ソース領域ＳＲとドレイン領域ＤＲとの間に形成されるチャネル領域のうち、選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜ＣＳに注入される。注入された電子は、電荷蓄積層ＣＬを構成する窒化シリコン膜中のトラップに捕獲され、これにより、メモリセルＭＣ１のしきい値電圧が上昇する。

消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、例えば選択ゲート電極ＣＧ１に０．７Ｖ、メモリゲート電極ＭＧ１に−８Ｖ、ソース領域ＳＲに７Ｖ、ドレイン領域ＤＲに０Ｖ、上記ｐウエルに０Ｖをそれぞれ印加する。これにより、選択ゲート電極ＣＧ１の下部の上記ｐウエルにチャネル領域が形成される。

また、ソース領域ＳＲに高電圧（７Ｖ）が印加されるため、ソース領域ＳＲから伸びた空乏層が選択用ｎＭＩＳＱＣ１のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域ＳＲとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート電極ＭＧ１に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、ＯＮＯ膜ＣＳに注入される。注入されたホールは電荷蓄積層ＣＬ中のトラップに捕獲され、メモリ用ｎＭＩＳＱＭ１のしきい値電圧が低下する。

読み出し時には、例えば選択ゲート電極ＣＧ１に１．５Ｖ、メモリゲート電極ＭＧ１に１．５Ｖ、ソース領域ＳＲに０Ｖ、ドレイン領域ＤＲに１．５Ｖ、上記ｐウエルに０Ｖをそれぞれ印加する。すなわち、メモリゲート電極ＭＧ１に印加する電圧を、書き込み状態におけるメモリ用ｎＭＩＳＱＭ１のしきい値電圧と、消去状態におけるメモリ用ｎＭＩＳＱＭ１のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。

本実施の形態は、１枚の半導体基板ＳＢ上に、メモリセルＭＣ１、ＭＣ２を含む不揮発性メモリと、周辺回路を構成するＭＩＳＦＥＴと、観測用のマークとを形成するものである。メモリセルＭＣ１、ＭＣ２を構成する選択ゲート電極ＣＧ１、ＣＧ２と、周辺回路領域１Ｂの低耐圧ｎＭＩＳＱ１を構成するゲート電極ＧＥとは、同一の導電膜ＰＳ１（図４参照）を加工することで形成される。ただし、ここでは選択ゲート電極ＣＧ１、ＣＧ２を先に形成し、その後、ＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ１、ＭＧ２を形成した後にゲート電極ＧＥを形成している。

次に、本実施の形態の半導体装置の製造方法の効果について、図２２〜図２５に示す比較例を用いて説明する。図２２は比較例である半導体装置の製造工程中の平面図であり、図２３〜図２５は当該半導体装置の製造工程中の断面図である。

本実施の形態では、リソグラフィ工程においてフォトマスクの位置合わせに用いるアライメントマーク、または基板上に形成したゲート電極などのパターンの形成位置を確認するための検査用マークを、膜を一部除去することで形成した溝により構成することについて説明した。これに対し、上記のアライメントマークまたは検査用のマークを、線状の溝により構成するのではなく、ゲート電極などと同様に、線状に膜を残したパターンにより構成することも考えられる。

以下では、マーク領域に形成した膜の大部分を除去し、残った線状の当該膜からなるパターンにより観測用のマークを構成する場合について、比較例の半導体装置の製造工程を用いて説明する。下記の比較例も、上述した本実施の形態と同様に、特定の導電膜を加工してメモリ領域の選択ゲート電極を形成した後、さらに当該導電膜を加工することで、周辺回路領域のＭＩＳＦＥＴのゲート電極を形成するものである。

比較例ではまず、図１〜図４を用いて説明した工程を行う。すなわち、図１に示すように、半導体基板ＳＢの主面に、パターンＰＴ０を含む素子分離領域ＳＴＩを形成した後、図４に示すように、半導体基板ＳＢ上に絶縁膜Ｇ０、導電膜ＰＳ１、絶縁膜ＩＯおよびＣＡを順に形成する。

次に、図２２および図２３に示すように、メモリ領域１Ａおよびスクライブ領域１Ｃの絶縁膜ＣＡＰ、ＩＯ、導電膜ＰＳ１および絶縁膜Ｇ０を加工する。これにより、メモリ領域１Ａに選択ゲート電極ＣＧ１、ＣＧ２およびゲート絶縁膜Ｇ１を形成し、スクライブ領域１Ｃに導電膜ＰＳ１からなるパターンＰＴ１ａを形成する。図２３のスクライブ領域１Ｃには、図２２のＢ−Ｂ線における断面図を示している。

ここでは図２２に示すように、スクライブ領域１Ｃ内のマーク領域ＴＲ１ａでは、平面視におけるパターンＰＴ０の内側に導電膜ＰＳ１からなる環状のパターンＰＴ１ａを形成する。また、スクライブ領域１Ｃ内のマーク領域ＴＲ２ａでは、１方向に延在する導電膜ＰＳ１を、当該方向に直交する方向に複数並べたパターンＰＴ２ａを形成する。なお、図２２に示すチップ領域ＣＰ、およびスクライブ領域１Ｃの両端の素子分離領域ＳＴＩは導電膜ＰＳ１により覆われている。マーク領域ＴＲ１ａおよびＴＲ２ａ間には、これらのマーク領域を区別する境界として導電膜ＰＳ１を残す。

上記工程は図５および図６を用いて説明した工程に対応するものである。つまり、パターンＰＴ１ａは、パターンＰＴ１ａと同時に形成された選択ゲート電極ＣＧ１、ＣＧ２などのパターンが、半導体基板に対して所望の位置に形成されているか否かを確認する検査に用いられるパターンである。また、パターンＰＴ２ａは、上記工程の後のリソグラフィ工程において、フォトマスクの位置決めを行う際に用いられるパターンである。

したがって、パターンＰＴ１ａの平面視における形状は、図５に示すパターンＰＴ１と同様に矩形の環状構造を有し、パターンＰＴ２ａの平面視における形状は、図５に示すパターンＰＴ２と同様に線状構造を有してる。また、パターンＰＴ１ａ、ＰＴ２ａの幅は、パターンＰＴ１、ＰＴ２の幅と同程度であり、マーク領域ＴＲ１ａ、ＴＲ２ａの大きさは、マーク領域ＴＲ１、ＴＲ２と同等である。ただし、比較例のマーク領域ＴＲ１ａ、ＴＲ２ａの構造は、図５および図６に示したマーク領域ＴＲ１、ＴＲ２の構造とは異なる。

すなわち、図５および図６に示した本実施の形態の製造工程中の半導体装置では、マーク領域ＴＲ１、ＴＲ２において導電膜ＰＳ１、絶縁膜ＩＯおよびＣＡを含む積層膜を一部除去して開口することにより形成した線状の開口部である溝Ｗ１により観測用のパターンＰＴ１、ＰＴ２を形成している。したがって、マーク領域ＴＲ１、ＴＲ２の大部分は導電膜ＰＳ１により覆われたままであるため、マーク領域ＴＲ１、ＴＲ２のそれぞれにおいて、平面視における導電膜ＰＳ１が占める面積よりも、導電膜ＰＳ１が除去されて形成された、観測用のパターンＰＴ１、ＰＴ２を構成する溝Ｗ１、Ｗ２が占める面積の方が小さい。

これに対し、図２２および図２３に示した比較例では、マーク領域ＴＲ１ａ、ＴＲ２ａにおいて導電膜ＰＳ１、絶縁膜ＩＯおよびＣＡを含む積層膜を一部除去することで残った線状当該積層膜により観測用のパターンＰＴ１ａ、ＰＴ２ａを形成している。パターンＰＴ１ａ、ＰＴ２ａのそれぞれの幅は、マーク領域ＴＲ１ａ、ＴＲ２ａの１辺に比べて非常に小さいため、１方向に延在する線状のパターンＰＴ１ａ、ＰＴ２ａの平面視における面積は、マーク領域ＴＲ１ａ、ＴＲ２ａの平面視における面積に比べて非常に小さい。

つまり、マーク領域ＴＲ１ａ、ＴＲ２ａのそれぞれにおいて、平面視における観測用のパターンＰＴ１ａ、ＰＴ２ａを構成する導電膜ＰＳ１が占める面積よりも、導電膜ＰＳ１が除去された領域が占める面積の方が大きく、マーク領域ＴＲ１ａ、ＴＲ２ａの大部分は導電膜ＰＳ１から露出している。

上記のように、本実施の形態ではパターンＰＴ１、ＰＴ２を溝Ｗ１、Ｗ２により構成しているが、比較例では線状に残した膜によりパターンＰＴ１ａ、ＰＴ２ａを構成している。

次に、図２２のマーク領域ＴＲ１ａに示すパターンＰＴ０およびＰＴ１ａを観測し、その位置関係を調べることで、マーク領域ＴＲ１ａと同時に形成した選択ゲート電極ＣＧ１、ＣＧ２（図２３参照）の形成位置のずれの有無を検査する。

次に、図７〜図１０を用いて説明した工程と同様の工程を行う。つまり、図２３に示す周辺回路領域１Ｂの絶縁膜ＣＡを除去した後、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの一方の側壁に、ＯＮＯ膜ＣＳ（図１０参照）を介してメモリゲート電極ＭＧ１、ＭＧ２（図１０参照）をそれぞれ形成する。ここで、図７または図９を用いて説明したリソグラフィ工程を行う際には、図２２に示すアライメントマークであるパターンＰＴ２ａを用いて、フォトマスクの位置合わせを行う。

次に、図２４に示すように、周辺回路領域１Ｂの導電膜ＰＳ１にｎ型不純物をイオン注入法などによって選択的に導入した後、半導体基板ＳＢ上にフォトレジスト膜ＲＰ６を塗布する。続いて、露光・現像を行うことで、フォトレジスト膜ＲＰ６から周辺回路領域１Ｂの一部の導電膜ＰＳ１、およびスクライブ領域１Ｃの一部の導電膜ＰＳ１上の絶縁膜ＣＡのそれぞれをフォトレジスト膜ＲＰ６から露出させる。つまり、フォトレジスト膜ＲＰ６はメモリ領域１Ａを覆い、周辺回路領域１Ｂおよびスクライブ領域１Ｃの一部を覆っている。この工程は、図１１を用いて説明した工程に対応するものである。

なお、図２４に示すスクライブ領域１Ｃの断面において、フォトレジスト膜ＲＰ６は絶縁膜ＣＡを露出していない。フォトレジスト膜ＲＰ６がスクライブ領域１Ｃの絶縁膜ＣＡの一部を露出するのは、図２４に示していない領域であり、図２２に示すマーク領域ＴＲ１ａ、ＴＲ２ａ以外のマーク領域である。図示しない領域のマーク領域に塗布されたフォトレジスト膜ＲＰ６には、マーク領域ＴＲ１ａのパターンＰＴ１ａと同様に、平面視において矩形の環状の開口部が形成され、その開口部の底部に絶縁膜ＣＡが露出する。

ここでは、図２２〜図２４に示すように、スクライブ領域１Ｃの半導体基板ＳＢの主面上において、絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１からなる積層膜は除去され、当該積層膜が残っている領域はパターンＰＴ１ａが形成された領域のみとなっている。つまり、マーク領域ＴＲ１ａ（図２２参照）において、パターンＰＴ１ａの占める面積は、上記積層膜が除去された領域が占める面積よりも遥かに小さい。

このように、比較例のスクライブ領域１Ｃでは、図２２および図２３を用いて説明した工程により導電膜ＰＳ１を含む上記積層膜が除去されることで、マーク領域ＴＲ１ａの大部分の半導体基板ＳＢの主面が露出される。この場合、マーク領域ＴＲ１ａの上記積層膜からなるパターンＰＴ１ａを覆うようにフォトレジスト膜ＲＴ６（図２４参照）を塗布すると、塗布工程において流動性を有するフォトレジスト膜ＲＰ６は、スクライブ領域１Ｃ領域において、パターンＰＴ１ａを構成する上記積層膜の横の広い開口部に流れて溜まる。

このようにフォトレジスト膜ＲＰ６が上記開口部に偏って形成されるのは、図２２に示すマーク領域ＴＲ１ａ、ＴＲ２ａのように、比較的広い領域内に、上記積層膜を密に残さず、上記積層膜からなるパターンＰＴ１ａを疎に形成することで、平面視における面積が広い凹部にフォトレジスト膜ＲＰ６が流れ込むためである。このようにして、上記塗布工程の直後にパターンＰＴ１ａの直上に形成されていたフォトレジスト膜ＲＰ６は、その流動性により、パターンＰＴ１ａの横の上記凹部に流れこむ。

これに対し、メモリ領域１Ａでは、絶縁膜ＣＡおよびＩＯと、選択ゲート電極ＣＧ１またはＣＧ２とを含む複数の積層膜が互いに近接し、並んで配置されており、パターンが密に形成されている。よって、当該積層膜からなるパターン同士の間が広く離間していないため、フォトレジスト膜ＲＰ６は流動性を有していても、当該パターン同士間の凹部に流れこむフォトレジストはわずかである。また、周辺回路領域１Ｂの半導体基板ＳＢの主面の全面は導電膜ＰＳ１により覆われており、導電膜ＰＳ１は開口していないため、導電膜ＰＳ１上のフォトレジスト膜ＲＰ６が、導電膜ＰＳ１の開口部などに流れ込むことはない。

スクライブ領域１Ｃでは、上記塗布工程の後に、フォトレジスト膜ＲＰ６が自身の流動性によりパターンＰＴ１ａの横に流れるため、図２４を用いて説明した工程により形成されるパターンＰＴ１ａの直上のフォトレジスト膜ＲＰ６は、メモリ領域１Ａの絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ１からなる積層膜の直上のフォトレジスト膜ＲＰ６よりも膜厚が薄くなる。同様に、パターンＰＴ１ａの直上のフォトレジスト膜ＲＰ６は、メモリ領域１Ａの絶縁膜ＣＡ、ＩＯおよび選択ゲート電極ＣＧ２からなる積層膜の直上のフォトレジスト膜ＲＰ６よりも膜厚が薄くなり、周辺回路領域１Ｂの導電膜ＰＳ１の直上のフォトレジスト膜ＲＰ６よりも膜厚が薄くなる。

次に、図２５に示すように、フォトレジスト膜ＲＰ６をマスクとして周辺回路領域１Ｂの導電膜ＰＳ１の一部および絶縁膜Ｇ０の一部をドライエッチング法により除去することにより、導電膜ＰＳ１からなる低耐圧ｎＭＩＳのゲート電極ＧＥと、絶縁膜Ｇ０からなるゲート絶縁膜Ｇ２とを形成する。また、上記工程により、スクライブ領域１Ｃの所定のマーク領域（図示しない）の導電膜ＰＳ１を除去することで、半導体基板ＳＢの上面を露出する溝からなる検査用パターンを形成する。その後、半導体基板ＳＢ上のフォトレジスト膜ＲＰ６を除去する。

ここで形成する上記検査用パターンは、図１２および図１３を用いて説明した、ゲート電極ＧＥの形成位置を確認する検査工程で用いられるパターンＰＴ３に対応するものである。ここでは当該検査用パターンを溝により構成するのではなく、図２２に示すパターンＰＴ１ａと同様に、半導体基板ＳＢ上に残した導電膜ＰＳ１を含む線状の積層膜により構成する。

ここでは、上記のゲート電極ＧＥを形成するエッチング工程によりスクライブ領域１Ｃの膜が除去されないように、図２４を用いて説明した工程によりスクライブ領域１Ｃをフォトレジスト膜ＲＰ６により覆っている。しかし、上述したように、図２４を用いて説明した工程により形成したフォトレジスト膜ＲＰ６の膜厚は、スクライブ領域１ＣのパターンＰＴ１ａの直上において過度に薄くなっている。このような状態で上記エッチング工程を行った場合、エッチング行程中にパターンＰＴ１ａの直上のフォトレジスト膜ＲＰ６は消費され尽くし、フォトレジスト膜ＲＰ６からパターンＰＴ１ａが露出する結果、パターンＰＴ１ａの上部がエッチングされる。

エッチング工程中にパターンＰＴ１ａの直上のフォトレジスト膜ＲＰ６が除去されてパターンＰＴ１ａがエッチングされることで、パターンＰＴ１ａが完全に除去されることが考えられる。また、パターンＰＴ１ａが一部除去されることで半導体基板ＳＢからパターンＰＴ１ａが剥がれることが考えられる。また、パターンＰＴ１ａが完全に除去されなくても、図２５に示すように、パターンＰＴ１ａの上面の端部の角部が削られることが考えられる。図２５では図２２に示す検査用のパターンＰＴ１ａの断面のみを示しているが、図２２に示すアライメントマークであるパターンＰＴ２ａを構成する積層膜も、同様に直上のフォトレジスト膜ＲＰ６が薄く形成されることに起因して、その一部が除去される虞がある。

その後、検査用の光学機器を用い、パターンＰＴ０（図２２参照）と、上記検査用パターンとのそれぞれの位置を検出する。これにより、ゲート電極ＧＥが形成された位置が、ゲート電極ＧＥの下地である半導体基板ＳＢに対して所望の位置からずれて形成されているか否かを検査する。

その後の工程では、比較例の半導体装置を形成するため、図１４〜図２１を用いて説明した工程を行う。この過程では、図１４、図１５、図１６および図１８に示したように、フォトレジスト膜をマスクとしてイオン注入を行うことで、選択的に所望の不純物濃度を有する半導体領域を形成する工程を行う必要があり、また、コンタクトホールＣＨ（図２１参照）を形成する際には、フォトレジスト膜を精度よく形成するため、フォトレジスト膜を、形成位置がずれないように形成する必要がある。

これらのリソグラフィ工程では、フォトレジスト膜からなるレジストパターンを選択ゲート電極ＣＧ１などに対して所定の形状で形成するために、図２２に示すパターンＰＴ２ａを、フォトマスクの位置合わせの際に用いる。ここで、アライメントマークであるパターンＰＴ２ａを光学機器などにより検出する際には、パターンＰＴ２ａの角部を認知することでパターンＰＴ２ａの形状を検出ことができる。このため、上記検出を精度よく行うためには、パターンＰＴ２ａの角部が削られておらず、直角に近い形状で形成されている必要がある。

しかし、図２４および図２５を用いて説明したように、パターンＰＴ１ａと同様にパターンＰＴ２ａ（図２２参照）は、マーク領域ＴＲ２ａ（図２２参照）内において疎に形成される。これに起因して、図２４および図２５を用いて説明したエッチング工程で、パターンＰＴ２ａの上部の一部、つまり角部などが除去され、パターンＰＴ２ａの断面形状が矩形ではないいびつな形状となった場合、上記リソグラフィ工程でパターンＰＴ２ａからなるアライメントマークを精度よく検出することが困難となる。また、パターンＰＴ２ａが完全に除去された場合、またはパターンＰＴ２ａに剥がれが生じている場合には、アライメントマークを検出することができない。

また、図２５を用いて説明した工程の後、パターンＰＴ１ａと、上記検査用のパターンとの形成位置のずれを検査しようとしても、図２５に示すようにパターンＰＴ１ａが一部除去されていると、当該検査によりパターン同士の形成位置の比較を正確に行うことができない。

このため、比較例の半導体装置の製造方法では、図２５を用いて説明した工程の後に、フォトレジスト膜を精度よく形成することが困難となるため、フォトリソグラフィ技術を用いたパターニング工程またはイオン注入工程を精度よく行うことができなくなる問題が生じる。よって比較例の半導体装置の製造工程を採用した場合、所望の形状でパターニングを行うこと、また、所望の位置にイオン注入を行うことが困難となるため、半導体装置の信頼性が低下する。

また、フォトリソグラフィ技術の精度の問題の他に、上記のようにしてマーク領域ＴＲ１ａ、ＴＲ２ａ（図２２参照）のパターンＰＴ１ａ、ＰＴ２ａが一部もしくは全部除去された場合、またはパターンＰＴ１ａ、ＰＴ２ａが剥がれた場合、半導体基板ＳＢ上に生じるエッチング残渣の量が多くなることで、半導体装置の信頼性が低下する虞がある。

上記の問題は、同一の膜を複数回の加工工程により加工する場合に、当該複数回の加工工程のうち、最後に行う加工工程よりも前の加工工程で、観測用のパターンを広い領域に疎に形成することにより生じるものである。また、同一の膜でなくとも、同じ高さに複数の膜が別工程で形成された場合にも、それらの複数の膜に対し複数回の加工工程を行えば、同様の問題が生じる場合ことが考えられる。

上記の問題が生じることを防ぐために、図２４を用いて説明した工程で形成するフォトレジスト膜ＲＰ６の膜厚をより大きくし、フォトレジスト膜ＲＰ６の流動が起こっても、図２５を用いて説明したエッチング工程でパターンＰＴ１ａなどが露出することを防ぐことが考えられる。しかし、図２４に示すフォトレジスト膜ＲＰ６の膜厚を大きくすると、周辺回路領域１Ｂにおいてゲート長が特に小さい低耐圧ｎＭＩＳのゲート電極ＧＥ（図２５参照）をエッチングにより形成するために形成するフォトレジスト膜ＲＰ６のように、幅の狭いフォトレジスト膜は倒れてしまう。したがって、正常にエッチングを行うことができなくなる虞があるため、フォトレジスト膜ＲＰ６の膜厚を大きくすることは困難である。

そこで、本実施の形態では、観測用のパターンを検出するために必要な、当該パターンの角部が削れることを防ぐため、上記観測用のパターン、および、マーク領域に形成するその他の文字パターンなどを、膜を除去した部分である溝により構成する方法を用いている。図１１に示すように、パターンＰＴ１は、スクライブ領域１Ｃの１辺に対して非常に幅の小さい線状の溝Ｗ１により構成されている。このため、スクライブ領域１Ｃ上に形成される絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１からなる積層膜の直上のフォトレジスト膜ＲＰ２が、当該積層膜の横の凹部、すなわち溝Ｗ１内およびその直上に流れ込む量を小さくすることができる。

これは、各マーク領域において、絶縁膜ＣＡ、ＩＯおよび導電膜ＰＳ１からなる積層膜が密に形成され、各マーク領域内に、当該積層膜を開口して形成された凹部であって、平面視において当該積層膜よりも広い面積の凹部が形成されていないためである。

したがって、スクライブ領域１Ｃの当該積層膜の直上には、図１２および図１３を用いて説明したエッチング工程中に、当該積層膜を露出させないために必要な膜厚を有するフォトレジスト膜ＲＰ２を形成することができる。これは、図５に示すアライメントマークであるパターンＰＴ２を形成するマーク領域ＴＲ２も同様である。

また、図５に示す文字パターンＣＲ１も、幅の小さい溝Ｗ４により形成されているため、同様に、周囲の上記積層膜の直上のフォトレジスト膜ＲＰ２が、溝Ｗ４内およびその直上に流れることを防ぐことができる。このことは、境界線として形成する溝Ｗ３も同様である。

つまり、図５に示すマーク領域ＴＲ１、ＴＲ２のように比較的広い領域に、上記積層膜からなるパターンを疎に形成することを防ぎ、本実施の形態のように、上記積層膜を開口する凹部の面積を小さくすることで、上記積層膜からなる観測用のマークの上部が一部除去されることを防ぐことができる。

上記のように、本実施の形態では観測用のパターンを溝により構成することで、当該パターンを検出するための角部が除去されることを防ぎ、当該パターンを精度よく検出することを可能とすることができる。これにより、同一の膜を複数回加工する場合であっても、フォトレジスト膜からなるマスクパターンを所望の形状で形成することができ、フォトリソグラフィ技術を用いたパターニングまたはイオン注入などを精度よく行うことができるため、半導体装置の信頼性を向上させることができる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１Ａ メモリ領域
１Ｂ 周辺回路領域
１Ｃ スクライブ領域
ＣＡ 絶縁膜
ＣＧ１、ＣＧ２ 選択ゲート電極
ＣＨ コンタクトホール
ＣＬ 電荷蓄積層
ＣＰ チップ領域
ＣＲ０、ＣＲ１ 文字パターン
ＣＳ ＯＮＯ膜
ＤＩ ｎ^＋型の半導体領域
ＤＲ ドレイン領域
ＥＳ 窒化シリコン膜
ＥＸＤ、ＥＸＳ ｎ⁻型の半導体領域
ＧＥ ゲート電極
Ｇ０ 絶縁膜
Ｇ１、Ｇ２ ゲート絶縁膜
ＩＦ 酸化シリコン膜
ＩＯ 絶縁膜
Ｌ２ 層間絶縁膜
Ｍ１ 第１層配線
ＭＣ１、ＭＣ２ メモリセル
ＭＧ１、ＭＧ２ メモリゲート電極
ＰＣ プラグ
ＰＴ０、ＰＴ１、ＰＴ１ａ、ＰＴ２、ＰＴ２ａ、ＰＴ３ パターン
ＰＳ１ 導電膜
Ｑ１ 低耐圧ｎＭＩＳ
ＱＣ１、ＱＣ２ 選択用ｎＭＩＳ
ＱＭ１、ＱＭ２ メモリ用ｎＭＩＳ
ＲＰ１〜ＲＰ６ フォトレジスト膜
Ｓ１ シリサイド層
Ｓ２ サイドウォール
ＳＢ 半導体基板
ＳＤ ソース・ドレイン領域
ＳＲ ソース領域
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
Ｘ１ ｎ⁻型の半導体領域
ＴＲ１、ＴＲ１ａ、ＴＲ２、ＴＲ２ａ、ＴＲ３ マーク領域
Ｗ１〜Ｗ５ 溝
Ｙ１ ｎ^＋型の半導体領域
ＸＢ、ＸＴ 絶縁膜

Claims (8)

1. （ａ１）半導体基板を準備する工程、
   （ｂ１）前記半導体基板の主面の第１領域および第２領域を覆う第１の膜を形成する工程、
   （ｃ１）前記第１領域の前記第１の膜を加工し、前記第１の膜の開口部からなる第１パターンを形成する工程、
   （ｄ１）前記（ｃ１）工程の後に、前記第１領域を覆い、前記第２領域の前記第１の膜の一部を覆うフォトレジスト膜を形成する工程、
   （ｅ１）前記フォトレジスト膜をマスクとしてエッチングを行い、前記第２領域の前記第１の膜を加工する工程、
   （ｆ１）前記（ｅ１）工程の後に、前記第１パターンを観測する工程、
   を有し、
   前記第１領域のうち、前記第１の膜に覆われている部分の面積は、平面視における前記第１パターンの面積よりも大きい、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１パターンは、一または複数の、１方向に延在する溝からなる、半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記（ｆ１）工程では、リソグラフィ工程において、前記第１パターンを観測してフォトマスクの位置合わせを行う、半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   （ａ２）前記（ｆ１）工程の前に、前記半導体基板の主面に埋め込まれた第２の膜からなる第３パターンを形成する工程をさらに有し、
   前記（ｃ１）工程では、前記半導体基板の主面の第３領域を覆う前記第１の膜を加工して第２パターンを形成し、
   前記（ｆ１）工程では、前記第３パターンおよび前記第１パターンを観測することで、前記半導体基板に対する前記第２パターンの形成位置を検査する、半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記（ｆ１）工程では、前記第１の膜と前記第１パターンとの境界の直上の、前記第１の膜の角部を検出することで前記第１パターンを観測する、半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記第１パターンは、前記角部により囲まれた領域の凹部により構成されている、半導体装置の製造方法。
7. 請求項４記載の半導体装置の製造方法において、
   前記第２領域および前記第３領域はそれぞれ周辺回路および不揮発性メモリの形成領域であり、
   前記（ｃ１）工程では、前記半導体基板上に第１ゲート絶縁膜を介して前記第２パターンからなる選択ゲート電極を形成し、
   （ｃ２）前記（ｃ１）工程の後、前記選択ゲート電極の一方の側壁および前記半導体基板に対し、電荷蓄積層を含む絶縁膜を介して隣接するメモリゲート電極を形成する工程をさらに有し、
   前記（ｅ１）工程では、前記第２領域の前記第１の膜を加工することで、半導体基板上に第２ゲート絶縁膜を介して、前記第２領域の前記第１の膜からなるゲート電極を形成する、半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記第１領域はスクライブ領域である、半導体装置の製造方法。

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