JPH0997827A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0997827A JPH0997827A JP25109495A JP25109495A JPH0997827A JP H0997827 A JPH0997827 A JP H0997827A JP 25109495 A JP25109495 A JP 25109495A JP 25109495 A JP25109495 A JP 25109495A JP H0997827 A JPH0997827 A JP H0997827A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】
【課題】 コンタクト形成の際に、アライメントマーク
の内部の埋め込み材料をもエッチングされ、アライメン
トマーク内壁に埋め込みプラグ材料により形成されたサ
イドウォールは、後の洗浄工程や配線用メタルのスパッ
タ時において剥がれ易く、その剥がれによるダストの発
生が問題となる。 【課題解決手段】 コンタクト孔４が埋め込みプラグ材
料３によって埋め込まれたアライメントマーク２であっ
て、アライメントマーク２の凹部２ａの幅が半導体素子
形成領域に形成されたコンタクト孔４の径と同じ値以下
で、且つ、該アライメントマーク２が感知される値以上
である。
の内部の埋め込み材料をもエッチングされ、アライメン
トマーク内壁に埋め込みプラグ材料により形成されたサ
イドウォールは、後の洗浄工程や配線用メタルのスパッ
タ時において剥がれ易く、その剥がれによるダストの発
生が問題となる。 【課題解決手段】 コンタクト孔４が埋め込みプラグ材
料３によって埋め込まれたアライメントマーク２であっ
て、アライメントマーク２の凹部２ａの幅が半導体素子
形成領域に形成されたコンタクト孔４の径と同じ値以下
で、且つ、該アライメントマーク２が感知される値以上
である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に詳しくは、メタル層をコンタクト層に位置合わ
せするためのアライメントマークを有する半導体装置に
関するものである。
し、更に詳しくは、メタル層をコンタクト層に位置合わ
せするためのアライメントマークを有する半導体装置に
関するものである。
【０００２】
【従来の技術】従来において、アライメントマークは、
基板に所定の大きさ、例えば４μｍ平方を有する凹部か
らなる矩形枠を複数個一方向に配置したアライメントマ
ークを形成し、該アライメントマークにレーザービーム
の帯状のスポットを照射し、アライメントマークからの
回折光を検知して、アライメントマークの延びる方向に
対して垂直方向における位置の検出をすることにより行
っている。
基板に所定の大きさ、例えば４μｍ平方を有する凹部か
らなる矩形枠を複数個一方向に配置したアライメントマ
ークを形成し、該アライメントマークにレーザービーム
の帯状のスポットを照射し、アライメントマークからの
回折光を検知して、アライメントマークの延びる方向に
対して垂直方向における位置の検出をすることにより行
っている。
【０００３】そして、位置合わせのためには、互いに垂
直の２つの方向（Ｘ方向、Ｙ方向）の位置合わせが必要
なので、このようなアライメントマークが互いに垂直方
向に延びるように、スクライブラインにＸ方向及びＹ方
向に１組（図６に示すように、半導体基板１に凹部１２
ａからなる矩形枠のアライメントマーク１２を複数個一
方向に配列してなるもの）以上、一回に位置合わせされ
るチップ毎に設けられている。
直の２つの方向（Ｘ方向、Ｙ方向）の位置合わせが必要
なので、このようなアライメントマークが互いに垂直方
向に延びるように、スクライブラインにＸ方向及びＹ方
向に１組（図６に示すように、半導体基板１に凹部１２
ａからなる矩形枠のアライメントマーク１２を複数個一
方向に配列してなるもの）以上、一回に位置合わせされ
るチップ毎に設けられている。
【０００４】アライメントマーク１２の各凹部１２ａ
は、図７に示すように、幅が約０．８μｍ、深さが０．
５〜０．８μｍ、凹部で囲まれた部分の縦及び横が４μ
ｍ、配置ピッチが８μｍで形成されている。この矩形枠
状の凹部によって囲まれた各領域は、マスクアライメン
トに必要な領域を有している。このアライメントマーク
１２の形状については、特開平１−２７２１１７号公報
に開示されている。
は、図７に示すように、幅が約０．８μｍ、深さが０．
５〜０．８μｍ、凹部で囲まれた部分の縦及び横が４μ
ｍ、配置ピッチが８μｍで形成されている。この矩形枠
状の凹部によって囲まれた各領域は、マスクアライメン
トに必要な領域を有している。このアライメントマーク
１２の形状については、特開平１−２７２１１７号公報
に開示されている。
【０００５】
【発明が解決しようとする課題】ところで、コンタクト
孔１４の形成において、後工程においてコンタクト層に
メタル層を合わせるためのアライメントマーク１２は、
以下の工程により、コンタクト孔１４と同時に形成され
る。
孔１４の形成において、後工程においてコンタクト層に
メタル層を合わせるためのアライメントマーク１２は、
以下の工程により、コンタクト孔１４と同時に形成され
る。
【０００６】まず、半導体基板１１上に層間絶縁膜１５
（例えば、ＣＶＤ法によるＮＳＧ膜、ＢＰＳＧ膜）を
０．５〜０．８μｍ堆積させる。次に、ドライエッチン
グ（例えば、ガスをＣ2Ｆ6等とし、圧力を数ｍＴｏｒｒ
とする。）を行い、コンタクト孔１４及びアライメント
マーク１２を形成する。
（例えば、ＣＶＤ法によるＮＳＧ膜、ＢＰＳＧ膜）を
０．５〜０．８μｍ堆積させる。次に、ドライエッチン
グ（例えば、ガスをＣ2Ｆ6等とし、圧力を数ｍＴｏｒｒ
とする。）を行い、コンタクト孔１４及びアライメント
マーク１２を形成する。
【０００７】コンタクト孔１４の内部を埋め込みプラグ
材料１３（例えばタングステン）で埋め込む工程を用い
るプロセスでは、コンタクト孔１４の径は０．４μｍ程
度、深さが層間絶縁膜１５の厚さと同じ０．５〜０．８
μｍに対して、アライメントマーク１２は上述のように
幅が０．８μｍ程度、深さがコンタクト孔１４と同等で
０．５〜０．８μｍとなる（図８（ａ））。
材料１３（例えばタングステン）で埋め込む工程を用い
るプロセスでは、コンタクト孔１４の径は０．４μｍ程
度、深さが層間絶縁膜１５の厚さと同じ０．５〜０．８
μｍに対して、アライメントマーク１２は上述のように
幅が０．８μｍ程度、深さがコンタクト孔１４と同等で
０．５〜０．８μｍとなる（図８（ａ））。
【０００８】更に、コンタクト孔１４を埋め込むための
埋め込みプラグ材料１３を例えば、０．４μｍ程度のコ
ンタクト径に対して、０．５μｍ堆積させ（図８
（ｂ））、埋め込みプラグ材料１３に、例えばタングス
テンを用いた場合、ガスがＳＦ6、Ａｒ、Ｈｅ等、圧力
が２００〜３００ｍＴｏｒｒの条件の下、ドライエッチ
ングを行いコンタクトを形成する。
埋め込みプラグ材料１３を例えば、０．４μｍ程度のコ
ンタクト径に対して、０．５μｍ堆積させ（図８
（ｂ））、埋め込みプラグ材料１３に、例えばタングス
テンを用いた場合、ガスがＳＦ6、Ａｒ、Ｈｅ等、圧力
が２００〜３００ｍＴｏｒｒの条件の下、ドライエッチ
ングを行いコンタクトを形成する。
【０００９】この際、堆積量が多くなると、埋め込みプ
ラグ材料１３のドライエッチング時、段差部においてプ
ラグ材料のエッチング残りが発生する。そのエッチング
残りを取り除くまでオーバーエッチングすると、コンタ
クト孔１４内部の埋め込みプラグ材料１３までエッチン
グされる。
ラグ材料１３のドライエッチング時、段差部においてプ
ラグ材料のエッチング残りが発生する。そのエッチング
残りを取り除くまでオーバーエッチングすると、コンタ
クト孔１４内部の埋め込みプラグ材料１３までエッチン
グされる。
【００１０】この埋め込みプラグ材料１３のドライエッ
チングの際、コンタクト孔１４内部の埋め込みプラグ材
料１３はほとんどエッチングされない。それに対し、上
述のアライメントマーク１２においては、アライメント
マーク１２の内部の埋め込みプラグ材料１３はエッチン
グされ、アライメントマーク１２内壁に埋め込みプラグ
材料１３によるサイドウォール１８が形成される（図８
（ｃ））。
チングの際、コンタクト孔１４内部の埋め込みプラグ材
料１３はほとんどエッチングされない。それに対し、上
述のアライメントマーク１２においては、アライメント
マーク１２の内部の埋め込みプラグ材料１３はエッチン
グされ、アライメントマーク１２内壁に埋め込みプラグ
材料１３によるサイドウォール１８が形成される（図８
（ｃ））。
【００１１】そして、上記工程で形成されたサイドウォ
ール１８は、後の洗浄工程や配線用メタルのスパッタ時
において剥がれ易く、その剥がれによるダストの発生が
問題となる。
ール１８は、後の洗浄工程や配線用メタルのスパッタ時
において剥がれ易く、その剥がれによるダストの発生が
問題となる。
【００１２】本発明は、アライメントマーク内部に形成
される埋め込みプラグ材料のサイドウォール剥がれによ
るダストの発生を防止するアライメントマークを有する
半導体装置を提供することを目的とするものである。
される埋め込みプラグ材料のサイドウォール剥がれによ
るダストの発生を防止するアライメントマークを有する
半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】請求項１記載の半導体装
置は、スクライブ領域と半導体素子形成領域とを有する
半導体基板上の、スクライブ領域の層間絶縁膜に形成さ
れた凹部に、上記半導体素子形成領域に形成されたコン
タクト孔の埋め込みプラグ材料と同じが埋め込まれたア
ライメントマークを有する半導体装置において、上記ア
ライメントマークの凹部の最小幅が、上記半導体素子形
成領域に形成されたコンタクト孔の径と同じ値以下で、
且つ、該アライメントマークが感知される値以上である
ことを特徴とするものである。
置は、スクライブ領域と半導体素子形成領域とを有する
半導体基板上の、スクライブ領域の層間絶縁膜に形成さ
れた凹部に、上記半導体素子形成領域に形成されたコン
タクト孔の埋め込みプラグ材料と同じが埋め込まれたア
ライメントマークを有する半導体装置において、上記ア
ライメントマークの凹部の最小幅が、上記半導体素子形
成領域に形成されたコンタクト孔の径と同じ値以下で、
且つ、該アライメントマークが感知される値以上である
ことを特徴とするものである。
【００１４】上記構成により、アライメントマークの内
壁に形成された埋め込みプラグ材料のサイドウォールの
剥がれによるダストの発生を防止することが可能なアラ
イメントマークが形成される。
壁に形成された埋め込みプラグ材料のサイドウォールの
剥がれによるダストの発生を防止することが可能なアラ
イメントマークが形成される。
【００１５】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。尚、以下の説明にお
いて、埋め込みプラグ材料にタングステンを用いている
が、本発明はこれに限定されるものではない。図１は本
発明の実施の形態の半導体装置の有する矩形状のアライ
メントマークの平面図であり、図２は図１に記載のアラ
イメントマークの一部拡大図であり、図３は本発明の実
施の形態の半導体装置の製造工程図であり、図４は本発
明の実施の形態の半導体装置の有する列状のアライメン
トマークの平面図であり、図５は図４に記載のアライメ
ントマークの一部拡大図である。
て本発明について詳細に説明する。尚、以下の説明にお
いて、埋め込みプラグ材料にタングステンを用いている
が、本発明はこれに限定されるものではない。図１は本
発明の実施の形態の半導体装置の有する矩形状のアライ
メントマークの平面図であり、図２は図１に記載のアラ
イメントマークの一部拡大図であり、図３は本発明の実
施の形態の半導体装置の製造工程図であり、図４は本発
明の実施の形態の半導体装置の有する列状のアライメン
トマークの平面図であり、図５は図４に記載のアライメ
ントマークの一部拡大図である。
【００１６】また、図１乃至図５において、１は半導体
基板、２はアライメントマーク、２ａはアライメントマ
ークの凹部、３は埋め込みプラグ材料、４はコンタクト
孔、５は層間絶縁膜、６はゲート電極、７はソース／ド
レイン領域である。
基板、２はアライメントマーク、２ａはアライメントマ
ークの凹部、３は埋め込みプラグ材料、４はコンタクト
孔、５は層間絶縁膜、６はゲート電極、７はソース／ド
レイン領域である。
【００１７】次に、図３を用いて本発明の実施の形態に
ついて説明する。
ついて説明する。
【００１８】まず、半導体素子形成領域内にトランジス
タのゲート電極６及びソース／ドレイン領域７が形成さ
れた半導体基板１上に、例えばＣＶＤ法を用いて、厚さ
が０．８μｍ程度のＮＳＧ膜、ＢＰＳＧ膜を層間絶縁膜
５として形成する。その後、ドライエッチング（例え
ば、ガスをＣ2Ｆ6等とし、圧力を数ｍＴｏｒｒとす
る。）を行い、コンタクト孔４及びアライメントマーク
２を形成する（図３（ａ））。
タのゲート電極６及びソース／ドレイン領域７が形成さ
れた半導体基板１上に、例えばＣＶＤ法を用いて、厚さ
が０．８μｍ程度のＮＳＧ膜、ＢＰＳＧ膜を層間絶縁膜
５として形成する。その後、ドライエッチング（例え
ば、ガスをＣ2Ｆ6等とし、圧力を数ｍＴｏｒｒとす
る。）を行い、コンタクト孔４及びアライメントマーク
２を形成する（図３（ａ））。
【００１９】このアライメントマーク２は凹部２ａから
なる図１及び図２に示すような矩形窓パターン又は図４
及び図５に示すような平行な数本の線状パターンを複数
個、一方向に配列してなる。各凹部２ａは、幅が素子領
域のコンタクト孔４と同一幅で、凹部２ａによって囲ま
れた部分の縦及び横が４μｍで、配線ピッチが８μｍで
ある（図２）。本発明においては、凹部２ａの幅が上記
コンタクト孔４と同一幅以下で、且つ、アライメントマ
ークが感知される値以上であれば、本発明の効果を奏す
る。
なる図１及び図２に示すような矩形窓パターン又は図４
及び図５に示すような平行な数本の線状パターンを複数
個、一方向に配列してなる。各凹部２ａは、幅が素子領
域のコンタクト孔４と同一幅で、凹部２ａによって囲ま
れた部分の縦及び横が４μｍで、配線ピッチが８μｍで
ある（図２）。本発明においては、凹部２ａの幅が上記
コンタクト孔４と同一幅以下で、且つ、アライメントマ
ークが感知される値以上であれば、本発明の効果を奏す
る。
【００２０】このアライメントマーク２はコンタクト孔
４形成のためのドライエッチングの際に同時に形成され
るので、深さはコンタクト孔の深さ相当に形成される。
そして、このようなアライメントマーク２は、アライメ
ントマークに照射するレーザービームの帯状スポットの
移動方向と垂直であり、一度に位置合わせされる半導体
チップ単位毎に、スクライブラインのＸ方向及びＹ方向
にそれぞれ１組づつ設けられている（図１及び図４）。
４形成のためのドライエッチングの際に同時に形成され
るので、深さはコンタクト孔の深さ相当に形成される。
そして、このようなアライメントマーク２は、アライメ
ントマークに照射するレーザービームの帯状スポットの
移動方向と垂直であり、一度に位置合わせされる半導体
チップ単位毎に、スクライブラインのＸ方向及びＹ方向
にそれぞれ１組づつ設けられている（図１及び図４）。
【００２１】次に、コンタクト孔４の埋め込みプラグ材
料３（例えばタングステン）でアライメントマークの凹
部２ａを埋め込む（図３（ｂ）。埋め込みプラグ形成工
程を用いるプロセスでは、コンタクトの径は０．４μｍ
程度、深さが層間絶縁膜５の厚さと同じ０．５〜０．８
μｍに対して、アライメントマーク２は上述のように幅
が０．４μｍ程度、深さがコンタクト孔４と同等で０．
５〜０．８μｍとなる。
料３（例えばタングステン）でアライメントマークの凹
部２ａを埋め込む（図３（ｂ）。埋め込みプラグ形成工
程を用いるプロセスでは、コンタクトの径は０．４μｍ
程度、深さが層間絶縁膜５の厚さと同じ０．５〜０．８
μｍに対して、アライメントマーク２は上述のように幅
が０．４μｍ程度、深さがコンタクト孔４と同等で０．
５〜０．８μｍとなる。
【００２２】更に、コンタクト孔４を埋め込むための埋
め込みプラグ材料３を０．５μｍ堆積させ（図３
（ｂ））、埋め込みプラグ材料３に、例えばタングステ
ンを用いた場合、ガスはＳＦ6、Ａｒ、Ｈｅ等、圧力を
２００〜３００ｍＴｏｒｒし、ドライエッチングを行い
コンタクトを形成する。これにより、アライメントマー
クの凹部２ａの最小幅をコンタクト孔４の直径以下に形
成することで、アライメントマークの凹部２ａの内部の
埋め込プラグ材料３はコンタクト孔４内部の埋め込みプ
ラグ材料３と同様にエッチングされず、アライメントマ
ークの凹部２ａは完全に埋め込みプラグ材料３で埋め込
まれる。
め込みプラグ材料３を０．５μｍ堆積させ（図３
（ｂ））、埋め込みプラグ材料３に、例えばタングステ
ンを用いた場合、ガスはＳＦ6、Ａｒ、Ｈｅ等、圧力を
２００〜３００ｍＴｏｒｒし、ドライエッチングを行い
コンタクトを形成する。これにより、アライメントマー
クの凹部２ａの最小幅をコンタクト孔４の直径以下に形
成することで、アライメントマークの凹部２ａの内部の
埋め込プラグ材料３はコンタクト孔４内部の埋め込みプ
ラグ材料３と同様にエッチングされず、アライメントマ
ークの凹部２ａは完全に埋め込みプラグ材料３で埋め込
まれる。
【００２３】
【発明の効果】以上、詳細に説明したように、スクライ
ブ領域と半導体素子形成領域とを有する半導体基板上
の、スクライブ領域の層間絶縁膜に形成された凹部に、
上記半導体素子形成領域に形成されたコンタクト孔の埋
め込みプラグ材料と同じ材料が埋め込まれたアライメン
トマークを有する半導体装置であって、アライメントマ
ークの凹部の最小幅が、半導体素子形成領域に形成され
たコンタクト孔の直径と同じ値以下で、且つ、該アライ
メントマークが感知される値以上である本発明を用いる
ことにより、従来法よりも埋め込みプラグ材料のドライ
エッチングの際に生じる埋め込みプラグ材料のサイドウ
ォールの剥がれによるダストの発生を防止することを可
能とするアライメントマークを有する半導体装置を製造
することができる。
ブ領域と半導体素子形成領域とを有する半導体基板上
の、スクライブ領域の層間絶縁膜に形成された凹部に、
上記半導体素子形成領域に形成されたコンタクト孔の埋
め込みプラグ材料と同じ材料が埋め込まれたアライメン
トマークを有する半導体装置であって、アライメントマ
ークの凹部の最小幅が、半導体素子形成領域に形成され
たコンタクト孔の直径と同じ値以下で、且つ、該アライ
メントマークが感知される値以上である本発明を用いる
ことにより、従来法よりも埋め込みプラグ材料のドライ
エッチングの際に生じる埋め込みプラグ材料のサイドウ
ォールの剥がれによるダストの発生を防止することを可
能とするアライメントマークを有する半導体装置を製造
することができる。
【図１】本発明の実施の形態の半導体装置の有する矩形
状のアライメントマークの平面図である。
状のアライメントマークの平面図である。
【図２】図１に記載のアライメントマークの一部拡大図
である。
である。
【図３】本発明の第１の実施の形態の半導体装置の製造
工程図である。
工程図である。
【図４】本発明の実施の形態の半導体装置の有する複数
の線状のアライメントマークの平面図である。
の線状のアライメントマークの平面図である。
【図５】図４に記載のアライメントマークの一部拡大図
である。
である。
【図６】従来の半導体装置の有するアライメントマーク
の平面図である。
の平面図である。
【図７】図６に記載のアライメントマークの一部拡大図
である。
である。
【図８】従来の半導体装置の製造工程図である。
１ 半導体基板 ２ アライメントマーク ２ａ アライメントマークの凹部 ３ 埋め込みプラグ材料 ４ コンタクト孔 ５ 層間絶縁膜 ６ ゲート電極 ７ ソース／ドレイン領域
Claims (1)
- 【請求項１】 スクライブ領域と半導体素子形成領域と
を有する半導体基板上の、スクライブ領域の層間絶縁膜
に形成された凹部に、上記半導体素子形成領域に形成さ
れたコンタクト孔の埋め込みプラグ材料と同じ材料が埋
め込まれたアライメントマークを有する半導体装置にお
いて、 上記アライメントマークの凹部の最小幅が、上記半導体
素子形成領域に形成されたコンタクト孔の直径と同じ値
以下で、且つ、該アライメントマークが感知される値以
上であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25109495A JP3402874B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25109495A JP3402874B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997827A true JPH0997827A (ja) | 1997-04-08 |
| JP3402874B2 JP3402874B2 (ja) | 2003-05-06 |
Family
ID=17217562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25109495A Expired - Fee Related JP3402874B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402874B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367876A (ja) * | 2001-06-01 | 2002-12-20 | Oki Electric Ind Co Ltd | 重ね合わせ位置検出マークの製造方法 |
| KR100587035B1 (ko) * | 1999-10-25 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 웨이퍼의 정렬마크 형성방법 |
| US7679202B2 (en) | 2006-06-22 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device having symbol pattern utilized as identification sign |
| JP2015008226A (ja) * | 2013-06-25 | 2015-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-09-28 JP JP25109495A patent/JP3402874B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587035B1 (ko) * | 1999-10-25 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 웨이퍼의 정렬마크 형성방법 |
| JP2002367876A (ja) * | 2001-06-01 | 2002-12-20 | Oki Electric Ind Co Ltd | 重ね合わせ位置検出マークの製造方法 |
| JP4680424B2 (ja) * | 2001-06-01 | 2011-05-11 | Ｏｋｉセミコンダクタ株式会社 | 重ね合わせ位置検出マークの製造方法 |
| US7679202B2 (en) | 2006-06-22 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device having symbol pattern utilized as identification sign |
| JP2015008226A (ja) * | 2013-06-25 | 2015-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3402874B2 (ja) | 2003-05-06 |
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