JPH03175629A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03175629A
JPH03175629A JP31482789A JP31482789A JPH03175629A JP H03175629 A JPH03175629 A JP H03175629A JP 31482789 A JP31482789 A JP 31482789A JP 31482789 A JP31482789 A JP 31482789A JP H03175629 A JPH03175629 A JP H03175629A
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JP
Japan
Prior art keywords
resist
semiconductor substrate
insulating film
column
exposed
Prior art date
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Pending
Application number
JP31482789A
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English (en)
Inventor
Keiji Shinohara
啓二 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体装置の製造方法、特に、コンタクトホー
ル等の開口部を絶縁膜に形成する方法に関する。
E発明の概要] 本発明は、I、S I、IJLS Tのような半導体装
置の製造方法において、 先ず半導体基板上に断面が矩形または逆台形のレジスト
柱を形成した後、この半導体基板上に絶縁膜を平坦に形
成して、この絶縁膜で前記レジスト柱をその頭部が露出
する程度に埋め込み、次いでレジスト柱を除去すること
により、 絶縁膜に、半導体基板の一部を露出する断面が矩形また
は逆台形の開口部を、当該半導体基板に結晶格子の乱れ
や汚染等のダメージを与えることなく形成することがで
きとともに、開口部に例えばタングステンやアルミニウ
ム等の金属をステップカバレッジ良く埋め込むことがで
きるようにしたものである。
[従来の技術] LS I 、 tJLs Iのような半導体装置の製造
方法においては、デザインルールがミクロンオーダサブ
ミクロンオーダと呼ばれているように微細化されてきて
いる。このデザインルールの微細化に伴って、エツチン
グに異方性を有するドライエツチングの技法が採用され
てきているが、ドライエツチングでのダメージが(要視
されつつある。これを、コンタクトホールの形成を例と
して第5〜7図に図示して説明する。
先ず、第5図に示すように、拡散層2が形成されたSi
基板のような半導体基板1上に、5iO7のような絶縁
膜3を平坦に形成し、この絶縁膜3上にレジスト膜4を
形成する。
次いで、第6図に示すように、フォトリゾグラフィーの
技法でレジスト膜4の拡散層2と対応する部分に開口部
5を形成して、レジストパターンを形成する。
そして、第7図に示すように、レジスト膜4をマスクと
して開口部5に露出した絶縁膜3をドライエツチングの
技法で拡散層2が露出するまで工j/チングを行う。こ
れにより、絶縁膜3にコンタクトホール6が形成される
[発明が解決しようとする課題1 前述のドライエツチングにおいては、エツチング装置の
エツチングレートの不均一さや絶縁膜3の厚さの不均一
さ等を考慮してオーバエツチングが行われている。この
オーバエツチング時には、拡散層2の表面が露出した状
態であるため、入射するイオン7の衝撃により拡散層2
を形成している半導体基板1の結晶格子に乱れを生じる
。また、エツチングガスにフレオンを使用した場合には
拡散層2上に炭素が堆積するというように、エツチング
ガスの分解成分による汚染を生じる。このため、オーバ
エツチング後に、コンタクトホール6に露出した拡散層
2の表面を第7図に点線で示すように浅く除去すること
により、結晶格子の乱れや汚染等のダメージを取り除い
ている。
しかしながら、[J L S rのように半導体装置の
微細化が進めば進む程、拡散層2のデザイン上での深さ
dも浅くなるので、上記のようにダメージを入れた後に
、それを除去すると、拡散層2がその機能を発揮するに
必要かつ十分な深さを確保することができなくなってし
まう。
ところで、パターンを形成する方法とり、ては、例えば
特開昭60−262426号公報に示されている方法が
ある。これは、半導体基板上にネガ形レジストで断面が
台形の残しパターンを形成し、この残しパターンをこれ
とはエツチング速度の異なるSiを含有する高分子材料
で被覆し、この被覆した材料を残しパターンの頭部が露
出するまでエツチングした後、残しパターンを除去する
ことにより、第8図に示すように、半導体基板IA上に
断面が台形の開口部5Aを有するSiを含有する高分子
材料からなる抜きパターン8を形成し、この抜きパター
ン8をマスクとして半導体基板IA上に加圧材料を付着
させた後、マスクとしての抜きパターン8を除去して、
所望の加T材料パターンを得る方法である。
しかし、このパターン形成方法では、半導体装置として
は除去されるマスクを形成するのに、残しパターンを形
成する王程と抜きパターン8を形成する王程とが必要と
なり、多大な労力と時間とを要するばかりでなく、抜き
パターン8に形成された開口部5Aが断面台形になって
いるので、半導体基板IA上に加圧材料を付着させる際
に、開口部5Aの上方開口周辺によるンヤドウ作用によ
り、開口部5Aのステップカバレッジ(段差被覆性)が
悪くなる。
[課題を解決するための手段] そこで本発明は、先ず半導体基板上に断面が矩形または
逆台形のレノスト柱を形成した後、この半導体基板上に
絶縁膜を平坦に形成して、この絶縁膜で前記レジスト柱
をその頭部が露出する程度に埋め込み、次いでレジスト
柱を除去する王程を含むことを特徴とする。
[作用] 絶縁膜に囲まれたレジスト柱を、半導体基板にダメージ
を与えることのないアッシング、あるいは有機溶媒によ
り除去し、このレジスト柱が除去された後の絶縁膜に、
断面が矩形または逆台形の開口部を形成し、この絶縁膜
に形成された開口部を金属でステップカバレッジ良く埋
め込める。
[実施例] 以下、本発明の一実施例を図面とともに前述した従来構
造と同一部分に同一符号を付して詳述する。
この一実施例では、コンタクトホールを形成する場合を
例として第1〜4図に図示しである。
先ず、第1図に示すように、拡散層2が形成されたSi
基板のような半導体基板1上に、高分子材料からなるレ
ジスト膜4Aを形成する。このレジスト膜4Aの厚さは
第3図に示す絶縁膜3の厚さと路間−か、若しくは仮想
線示のように絶縁膜3よりも厚くなっている。
次いで、第2図に示すように、フォトリゾグラフィーの
技法で半導体基板1上に断面が矩形のレジスト柱10を
形成する。この一実施例では第4図に示すようにコンタ
クトホール6を形成する一場合であるので、レジスト柱
10は拡散層2上のコンタクトホール6に相当する円柱
形で、所謂前述の従来とは反転したパターンになってい
る。
この後、第3図に示すように、例えばバイアスECRC
VDの技法で半導体基板1上に絶縁膜3を例えば500
0〜6000人の厚さで平坦に形成して、この絶縁膜3
でレジスト柱10をその頭部が露出する程度に埋め込む
。なお、絶縁膜3を形成する過程でレジスト柱10の頭
部が埋まった場合には、絶縁膜3をエッチバックしてレ
ジスト柱lOの頭部を露出させる。このバイアスECR
CVDの技法を用いることにより、光CVDの技法に比
べて、平坦な絶縁膜3を容易にかつ短時間で得ることが
できる。
そして、第4図に示すように、レジスト柱10をアッシ
ングで灰化除去するか、あるいは有機溶媒等で溶解除去
する。これにより、コンタクトホール6が絶縁膜3に拡
散層2を露出した状態で形成される。
この後、図示は省略するが、コンタクトホール6に、例
えば選択CVDによりタングステンやアルミニウム等の
金属を選択成長する。
なお本発明は、コンタクトホール6の形成に限定される
ものではなく、例えば配線パターン用孔やアライメント
マーク用孔等の開口部を絶縁膜3に形成する場合にも適
用できる。
二発明の効果〕 以上のように本発明によれば、絶縁膜で囲まれIこレノ
スト柱を、半導体基板の結晶格子の乱れや汚染等のダメ
ージの心配のないアッシングや有機溶媒で除去すること
ができ、このレジスト柱の除去により、絶縁膜に半導体
基板の一部を露出する断面が矩形または逆台形の開口部
を半導体基板にダメージを与えることなく形成すること
かできる。
しかも、絶縁膜に形成された開口部は、断面が矩形また
は逆台形になっているので、この開口部に金属をステッ
プカバレッジ良く埋め込むことができる。
【図面の簡単な説明】 第1図は本発明の一実施例の半導体基板上にレジスト膜
を形成した状態を示す断面図、第2図は同実施例の半導
体基板上にレジスト柱を形成した状態を示す断面図、第
3図は同実施例のレジスト柱を絶縁膜で埋め込んだ状態
を示す断面図、第4図は同実施例のコンタクトホールを
形成した状態を示す断面図、第5図は従来の絶縁膜上に
レジスト膜を形成した状態を示す断面図、第6図は同従
来のレジスト膜に開口部を形成した状態を示す断面図、
第7図は同従来のコンタクトホールを形成した状態を示
す断面図、第8図は従来の異なる例の半導体基板上に抜
きパターンを形成した状態を示す断面図である。 l・・半導体基板、3・・・絶縁膜、4A・・・レジス
ト膜、10・・・レジスト柱、6・・・コンタクトホー
ル。 突坑シ汗1の+尊4手基箱上にレジズト順1刑底しE杖
嬰E示T断面3第1図 宣虎例のレヅスト柱と梗目朱順τ埋の底んε」だ柚を尼
亨断面口第3図 実力冷性りのコンツク1−木−JしE形成り五1犬態を
ホ丁度を面図第4図 イLオのレノスト雁J二間ロt5E形ムLと→乙号を示
すに牟品必第6図

Claims (1)

    【特許請求の範囲】
  1. (1)半導体基板上に断面が矩形または逆台形のレジス
    ト柱を形成した後、この半導体基板上に絶縁膜を平坦に
    形成して、この絶縁膜で前記レジスト柱をその頭部が露
    出する程度に埋め込み、次いで、レジスト柱を除去する
    工程を含むことを特徴とする半導体装置の製造方法。
JP31482789A 1989-12-04 1989-12-04 半導体装置の製造方法 Pending JPH03175629A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31482789A JPH03175629A (ja) 1989-12-04 1989-12-04 半導体装置の製造方法

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JP31482789A JPH03175629A (ja) 1989-12-04 1989-12-04 半導体装置の製造方法

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JPH03175629A true JPH03175629A (ja) 1991-07-30

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ID=18058076

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JP31482789A Pending JPH03175629A (ja) 1989-12-04 1989-12-04 半導体装置の製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230065666A (ko) * 2021-11-05 2023-05-12 한국과학기술연구원 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법

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Publication number Priority date Publication date Assignee Title
KR20230065666A (ko) * 2021-11-05 2023-05-12 한국과학기술연구원 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법

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