JPS63226931A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体基板
に対する配線やコンタクトホール等のパターン形成方法
に関する。

〔従来の技術〕

従来、半導体基板上に配線又はコンタクトホールを形成
する場合、フォトリソグラフィ技術を用いた選択エツチ
ング法が利用されているが、このエツチングに際しては
、目的とするパターンを等方性エツチング性成いは異方
性エツチング法により一度のエツチング工程でパターン
形成を行う方法と、これら等方性と異方性のエソ°チン
グ法を組合わせて複数のエツチング工程でパターン形成
を行う方法が提案されている。

例えば、第３図（ａ）は、フォトレジスト１３をマスク
にした等方性エツチング法により、半導体基板１１の絶
縁膜１２にコンタクトホールを開設する例であり、また
同図（ｂ）は絶縁膜１２上の配線用金属やポリシリコン
１４をパターン形成する例を示している。同様に第４図
（ａ）及び（ｂ）は異方性エツチング法によりコンタク
トホールと配線をパターン形成する例を示している。

更に第５図（ａ）及び（ｂ）は等方性エツチング法と異
方性エツチング法を組合わせてコンタクトホールと配線
とをパターン形成する例を示しており、通常では等方性
エツチング法により絶縁膜１２やポリシリコン１４を略
半分の厚さまでエツチングし、その後に異方性エツチン
グ法により全厚さに渡るエツチングを行っている。

〔発明が解決しようとする問題点〕

上述した従来の方法において、例えば第３図（ａ）に示
すコンタクトホールを一度の等方性エツチング法で行う
と、フォトレジストパターンに対してサイドエツチング
量が大きくなり、微細なホールを開設することが難しく
なる。また、この方法による同図（ｂ）の配線パターン
形成では配線幅が狭くなり、耐圧等の信頼性が確保でき
なくなる。

一方、第４図（ａ）及び（ｂ）に示す、異方性エツチン
グ法でエツチングする場合は、上記サイドエツチングの
問題は少ないが、急峻なエツチングが行われるために段
差が大きくなり、上層に形成される配線の段切れ等ステ
ップカバレジの問題が発生する。また、このエツチング
法は一般に被エツチング層の下層にダメージを与え易い
。

更に、第５図（ａ）及び（ｂ）に示した等方性エツチン
グ法と異方性エツチング法とを組合わせた方法では、サ
イドエツチングの抑制及びステップカバレジの抑制等の
点で有効であるが、異なるエツチング法を使用するため
に設備や工程が複雑化して製造が繁雑なものになること
は避けられず、またこの場合にも異方性エツチング法に
よって被エツチング層の下層にダメージを与えるという
問題は解消することはできない。

本発明は、微細パターンを形成するとともにステップカ
バレジの問題を解消し、かつ製造の容易化を図ったパタ
ーン形成を可能とした半導体装置の製造方法を提供する
ことを目的としている。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板上に設け
た被エツチング部材上にフォトレジストを所要パターン
に形成してパターンマスクを形成する工程と、このパタ
ーンマスクを用いて第１の等方性エツチング法により前
記被エツチング部材を略半分厚さまでエツチングする工
程と、ベーキング処理して前記パターンマスクをフロー
させる工程と、フローされたパターンマスクを用いて第
２の等方性エツチング法により被エツチング部材を全厚
さに渡りエツチングする工程とを含んでいる。

〔実施例〕

次に、本発明を図面を参照して説明する。

（第１実施例） 第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す断面図であり、ここでは半導体基板上に配線
をパターン形成する例を示している。

先ず、第１図（ａ）のように、半導体基板１上に絶縁層
２を形成した後、全面に配線用の金属又はポリシリコン
等の層４を形成する。そして、この上に配線パターン形
状にフォトレジスト３を形成し、これを配線用のパター
ンマスクとして構成する。

次いで、同図（ｂ）のように、このパターンマスク３を
利用して、前記ポリシリコン層４を第１の等方性エツチ
ング法により１／２〜２／３程度の厚さまでエツチング
する。

続いて、全体をベーキング処理し、パターンマスク３と
してのフォトレジストをフローさせる。

これにより、同図（Ｃ）のように、フォトレジスト３は
所要パターン幅の外側に幾分法がった状態でポリシリコ
ン層４を覆うように形状が変化される。この時、フロー
状態を精度よくコントロールするためにホットプレート
等を用いることが好ましい。

次いで、このフローされたフォトレジスト３Ａをマスク
にし、同図（ｄ）のように第２の等方性エツチング法に
より残りのポリシリコン層４を全厚さに渡ってエツチン
グする。

しかる上で、同図（ｅ）のようにフォトレジスト３Ａを
除去することにより、配線パターンが完成される。

このように形成された、配線パターンは、等方性エツチ
ングによって生じるサイドエツチングにも関わらず、最
初のパターンマスク３の幅寸法に略等しい寸法に形成さ
れる。また、その側面は等方エツチング法によるために
段差は緩和されており、上層のステップカバレジの問題
が生じることは殆どない。更に、第１及び第２のエツチ
ングは夫々同じ等方性エツチング法であるために、異な
るエツチング法を組合わせる方法に比較して製造を容易
なものにできる。

（第２実施例） 第２図（ａ）乃至（ｅ）は本発明の第２実施例を示して
おり、ここでは半導体基板上の絶縁膜にコンタクトホー
ルを開設する例を示している。

先ず、第２図（ａ）のように、半導体基板１上に絶縁層
２を形成した後、フォトレジストを用いてコンタクトホ
ールのパターンマスク３を形成する。

次いで、同図（ｂ）のようにパターンマスク３を利用し
た第１の等方性エツチング法により絶縁膜２の略１／２
までエツチングする。このとき多少サイドエツチングさ
れる。

続いて、同図（Ｃ）のように、パターンマスク３のフォ
トレジストをベーキング処理してフローさせ、前記エツ
チングされた領域の周辺寄りの部分をフォトレジスト３
Ｂで被覆させる。

その上で、このフローされたフォトレジスト３Ｂを用い
て第２の等方性エツチング法により、絶縁膜２を全厚さ
に渡ってエツチングし、同図（ｄ）のようにコンタクト
ホールを開設する。

しかる後、同図（ｅ）のようにフォトレジスト３Ｂを除
去し、コンタクトホールの開設が完了される。

したがって、この実施例においても等方性エツチング法
を用いながらも微細なコンタクトホールを開設でき、か
つその側面の傾斜を緩和してステップカバレジを向上で
きる。また、第１及び第２のエツチングは同じ等方性エ
ツチング法を利用するために製造の容易化を図ることが
できる。更に、等方性エツチング法であるために、下層
の半導体基板１にダメージを与えることは殆どない。

〔発明の効果〕

以上説明したように本発明は、半導体基板上の被エツチ
ング部材をフォトレジストのパターンマスクを用いて第
１の等方性エツチング法により略半分厚さまでエツチン
グする工程と、ベーキング処理してこのパターンマスク
をフローさせる工程と、フローされたパターンマスクを
用いて第２の等方性エツチング法により被エツチング部
材を全厚さに渡りエツチングする工程とを含んでいるの
で、等方性エツチングによって生じるサイドエツチング
にも関わらず、最初のパターンマスク通りのパターン形
成を実行でき、かつその側面の段差を緩和して上層のス
テップカバレジの問題を解消できる。更に、第１及び第
２のエツチングは夫々同じ等方性エツチング法であるた
めに、異なるエツチング法を組合わせる方法に比較して
製造を容易なものにでき、しかも下層にダメージを与え
ることもない。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す断面図、第２図（ａ）乃至（ｅ）は本発明の
第２実施例を製造工程順に示す断面図、第３図、（ａ）
及び（ｂ）は従来方法を説明するための断面図、第４図
（ａ）及び（ｂ）は他の従来方法を説明するための断面
図、第５図（ａ）及び（ｂ）は更に他の従来方法を説明
するための断面図である。 ■・・・半導体基板、２・・・絶縁膜、３．３Ａ、３Ｂ
・・・パターンマスク（フォトレジスト）、４・・・ポ
リシリコン、１１・・・半導体基板、１２・・・絶縁膜
、１３・・・パターンマスク（フォトレジスト）、１４
・・・ポリシリコン。 第１図 第２図 第− 第 （ａｔ 第１ ａ１ ３図 （ｂ） ４図 （ｂｌ ５図 ＋ｂ）

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に設けた被エッチング部材上にフォ
   トレジストを所要パターンに形成してパターンマスクを
   形成する工程と、このパターンマスクを用いて第１の等
   方性エッチング法により前記被エッチング部材を略半分
   厚さまでエッチングする工程と、ベーキング処理して前
   記パターンマスクをフローさせる工程と、フローされた
   パターンマスクを用いて第２の等方性エッチング法によ
   り被エッチング部材を全厚さに渡りエッチングする工程
   とを含むことを特徴とする半導体装置の製造方法。