JPS6245032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6245032A JPS6245032A JP18530685A JP18530685A JPS6245032A JP S6245032 A JPS6245032 A JP S6245032A JP 18530685 A JP18530685 A JP 18530685A JP 18530685 A JP18530685 A JP 18530685A JP S6245032 A JPS6245032 A JP S6245032A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- substrate
- cvdsio2
- irregularities
- flattened
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にエッチパ
ック全周いた基板表面上の平担化方法に関するものであ
る。
ック全周いた基板表面上の平担化方法に関するものであ
る。
従来から、半導体基板上の凹凸を平担化するためにエッ
チバックといわれる手法が用いらｎている。こ：ｒＬは
、半導体基板上の凹凸をレジスト膜で覆い、このレジス
ト膜表面の比較的なだらかとなった形状を基板上に反映
するものであるｏしかしながら凸凹の間隔が広い場合は
、従来のエッチバック手法では凹凸の段差はほとんど改
善さｎない。
チバックといわれる手法が用いらｎている。こ：ｒＬは
、半導体基板上の凹凸をレジスト膜で覆い、このレジス
ト膜表面の比較的なだらかとなった形状を基板上に反映
するものであるｏしかしながら凸凹の間隔が広い場合は
、従来のエッチバック手法では凹凸の段差はほとんど改
善さｎない。
すなわち、例えば近年の溝分離構造においては。
第２図（２）乃至Ｃ）に示すように、基板１に分離用溝
１０−１．１０−２が形成さｎ１全而にＣＶＤ Ｓ ｉ
Ｏ＊ ３が形成さｎる０このとき、溝１０−１の幅が
広いので、Ｓｉｎ、 ３にもかなりの段差が生じる。こ
の段差ヲ少なくするために、フォトレジスト４が塗布さ
れ、エッチバック処理により、３ｉ０１３が選択的に除
去さｎｌこｎによシ、レジスト４の表面形状を基板上に
反映している。しかし、凹部の幅が広い部分においては
、レジスト４といえども、その膜厚は薄く、このため、
第２図０のように、基板表面の凹凸はかなり大きくなる
０ ところで、第３図に示すように、５ｉ０１３に形成した
うち、大きな凹部にグミ−８ｉＯｔｌｌ￥！−設け１こ
の後、フォトレジスト４ｔ−塗布してエッチパックする
ことが行なわｎている。こｎによｎば、第２図（Ｄ）に
示すごとく、基板表面の凹凸はかなりなくなる。
１０−１．１０−２が形成さｎ１全而にＣＶＤ Ｓ ｉ
Ｏ＊ ３が形成さｎる０このとき、溝１０−１の幅が
広いので、Ｓｉｎ、 ３にもかなりの段差が生じる。こ
の段差ヲ少なくするために、フォトレジスト４が塗布さ
れ、エッチバック処理により、３ｉ０１３が選択的に除
去さｎｌこｎによシ、レジスト４の表面形状を基板上に
反映している。しかし、凹部の幅が広い部分においては
、レジスト４といえども、その膜厚は薄く、このため、
第２図０のように、基板表面の凹凸はかなり大きくなる
０ ところで、第３図に示すように、５ｉ０１３に形成した
うち、大きな凹部にグミ−８ｉＯｔｌｌ￥！−設け１こ
の後、フォトレジスト４ｔ−塗布してエッチパックする
ことが行なわｎている。こｎによｎば、第２図（Ｄ）に
示すごとく、基板表面の凹凸はかなりなくなる。
しかしながら、ダミー５ｔＯｔｌｌの形成というかなシ
めんどうな工程が増して好ましくない０本発明の目的は
、簡単な工数で基板表面の凹凸を平担化する方法を提供
することにある。
めんどうな工程が増して好ましくない０本発明の目的は
、簡単な工数で基板表面の凹凸を平担化する方法を提供
することにある。
本発明は、基板上の凸凹をレジスト層で覆い、このレジ
スト層上に平担な板を好ましくは２０グラム／ｃｍ”以
下の加重で押しあてて平担化し、その後、エッチバック
することを特徴とする。
スト層上に平担な板を好ましくは２０グラム／ｃｍ”以
下の加重で押しあてて平担化し、その後、エッチバック
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図（４）〜（Ｆ）は、本発明の一実施例に示し、特
に素子分離における一実施例である０まず、レジスト２
をマスクとしてＳｔ基板１を選択エツチングし、素子間
分離用溝を形成する（同図（Ａ））。
に素子分離における一実施例である０まず、レジスト２
をマスクとしてＳｔ基板１を選択エツチングし、素子間
分離用溝を形成する（同図（Ａ））。
この後、レジスト２１に除去して全面にＣＶＤ５ｉ０１
３１！ｒ−成長しく同図（Ｂ））、さらにフェノール樹
脂系ポジレジスト４紫塗布してＵＶ照射５を行う（同図
（Ｃ）。この後、同図（Ｄ）に示すように１石英板６に
１０グラム／儒２の加重をかけ、１９０℃の熱処理を行
う。この結果、レジスト４はワーグナーメーヤワイン転
位ｔおこし、同図（Ｅ）に示すように平担化されたレジ
スト膜７が形成さｎる。この後、レジスト７とＣＶＤ−
８ｉ０１３のエツチング速度金回等にした条件でＲＩＥ
’に用いてエッチパックを行なうと、同図（Ｆ）に示す
ように、６溝１０−１ 、１０−２が平担な５ｌｏｔ
８−１．８−２でうめらｎた基板が得らｎる。
３１！ｒ−成長しく同図（Ｂ））、さらにフェノール樹
脂系ポジレジスト４紫塗布してＵＶ照射５を行う（同図
（Ｃ）。この後、同図（Ｄ）に示すように１石英板６に
１０グラム／儒２の加重をかけ、１９０℃の熱処理を行
う。この結果、レジスト４はワーグナーメーヤワイン転
位ｔおこし、同図（Ｅ）に示すように平担化されたレジ
スト膜７が形成さｎる。この後、レジスト７とＣＶＤ−
８ｉ０１３のエツチング速度金回等にした条件でＲＩＥ
’に用いてエッチパックを行なうと、同図（Ｆ）に示す
ように、６溝１０−１ 、１０−２が平担な５ｌｏｔ
８−１．８−２でうめらｎた基板が得らｎる。
本発明は、溝分離に限らず、他の形状の凹凸に対しても
適用できるのは熱論である０ 〔発明の効果〕 以上説明したように、本発明は、フェノール樹脂形ポジ
形ホトレジストに２０グラム／ｃｎｆｌ以下の加重を加
え、ワーグナーメーヤワイン転位七おこさせだらすこと
によって、半導体基板上の凸凹の間隔が広い部分でも狭
い部分でも同時に平担化できる。
適用できるのは熱論である０ 〔発明の効果〕 以上説明したように、本発明は、フェノール樹脂形ポジ
形ホトレジストに２０グラム／ｃｎｆｌ以下の加重を加
え、ワーグナーメーヤワイン転位七おこさせだらすこと
によって、半導体基板上の凸凹の間隔が広い部分でも狭
い部分でも同時に平担化できる。
第１図（Ａ）乃至ＣＦ）は本発明の一実施例を示す工程
縦断面口、第２図（Ａ）乃至（Ｃ）は従来方法の工程断
面図、第３図（Ａ）乃至ＣＤ）は他の従来例の工程断面
図である。 １・・・・・・基板、２・・・・・・レジスト、３・・
・・・・ＣＶＤ−５ｔｏｔ 、 ４・・・・・・フェノ
ール樹脂系ポジレジスト、５・・・・・・ＵＶ照射、６
・・・・・・石英板、７・・・・・・平担化さｎたレジ
スト、８・・・・・・エッチバック後のＣＶＤ５ｉＯｚ
。 （Ｄ） （ｆｌ 華 １ｗｉ ｔ、Ａ） （Ｅ） 茅２ 甜 （Ｂ） （Ｃ） ｒυノ 千３ 聞
縦断面口、第２図（Ａ）乃至（Ｃ）は従来方法の工程断
面図、第３図（Ａ）乃至ＣＤ）は他の従来例の工程断面
図である。 １・・・・・・基板、２・・・・・・レジスト、３・・
・・・・ＣＶＤ−５ｔｏｔ 、 ４・・・・・・フェノ
ール樹脂系ポジレジスト、５・・・・・・ＵＶ照射、６
・・・・・・石英板、７・・・・・・平担化さｎたレジ
スト、８・・・・・・エッチバック後のＣＶＤ５ｉＯｚ
。 （Ｄ） （ｆｌ 華 １ｗｉ ｔ、Ａ） （Ｅ） 茅２ 甜 （Ｂ） （Ｃ） ｒυノ 千３ 聞
Claims (1)
- 半導体基板をレジスト膜で覆う工程と、該レジスト膜に
平担な板を押しあてて前記レジスト膜を平担化する工程
と、前記レジストとその下の下地膜とのエッチング速度
が同等となる条件を用いエッチバックを行う工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530685A JPS6245032A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530685A JPS6245032A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245032A true JPS6245032A (ja) | 1987-02-27 |
Family
ID=16168548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18530685A Pending JPS6245032A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474723A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Formation of flat resist film |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| EP0665580A2 (en) * | 1994-01-28 | 1995-08-02 | Texas Instruments Incorporated | Method and apparatus for global planarisation of a surface of a semiconductor wafer |
-
1985
- 1985-08-22 JP JP18530685A patent/JPS6245032A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474723A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Formation of flat resist film |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| EP0665580A2 (en) * | 1994-01-28 | 1995-08-02 | Texas Instruments Incorporated | Method and apparatus for global planarisation of a surface of a semiconductor wafer |
| EP0665580A3 (en) * | 1994-01-28 | 1997-03-05 | Texas Instruments Inc | Method and device for global planarization of the surface of a semiconductor wafer. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06105748B2 (ja) | 半導体素子の隔離膜形成方法 | |
| JP3581505B2 (ja) | 半導体装置の素子分離領域の形成方法 | |
| JPS6245032A (ja) | 半導体装置の製造方法 | |
| JPH09120989A (ja) | スペーサを利用した半導体装置のトレンチの形成方法 | |
| JPS59125638A (ja) | 半導体素子分離の製造方法 | |
| JPS618944A (ja) | 半導体装置およびその製造方法 | |
| JPH08195436A (ja) | 半導体素子のコンタクトホール形成方法 | |
| JP2570729B2 (ja) | 半導体装置の製造方法 | |
| JPH02180052A (ja) | 半導体装置の製造方法 | |
| KR19990015463A (ko) | 반도체 장치의 트렌치 소자 분리 방법 | |
| JP2775845B2 (ja) | 半導体装置の製造方法 | |
| JPS63226931A (ja) | 半導体装置の製造方法 | |
| JPS61176133A (ja) | 半導体装置の製造方法 | |
| JPS6244417B2 (ja) | ||
| JPS63292650A (ja) | 半導体装置の製造方法 | |
| JPS6367747A (ja) | 半導体装置の素子分離方法 | |
| JPS63257248A (ja) | 半導体装置の製造方法 | |
| JPS6116545A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6167934A (ja) | 溝埋込分離の形成方法 | |
| JPH06105675B2 (ja) | 平坦なレジスト膜の形成方法 | |
| JPS6185839A (ja) | 半導体集積回路の製造方法 | |
| JPS58180038A (ja) | 半導体装置の製造方法 | |
| JPH0622221B2 (ja) | ドライエツチング方法 | |
| JPS5831554A (ja) | 半導体装置の製造方法 | |
| JPS61193466A (ja) | 半導体集積回路装置の製造方法 |