KR0137713B1 - 중첩 오차 측정 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법 - Google Patents

중첩 오차 측정 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법

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KR0137713B1 KR1019940019222A KR19940019222A KR0137713B1 KR 0137713 B1 KR0137713 B1 KR 0137713B1 KR 1019940019222 A KR1019940019222 A KR 1019940019222A KR 19940019222 A KR19940019222 A KR 19940019222A KR 0137713 B1 KR0137713 B1 KR 0137713B1
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Abstract

반도체 제조 방법은 내부회로, 셀 테스트 패턴(11.120), 및 중첩 오차 측정 패턴(13)을 형성하는 단계들을 포함한다. 내부 회로는 많은 반복적인 기본 셀들을 포함한다. 셀 테스트 패턴은 내부회로내의 기본 셀들과 테스트 셀 어레이 부근에 위치한 많은 테스트 더미 셀(12)들과 같은 디자인인 하나 이상의 테스트 기본 셀(11)을 가지는 테스트 셀 어레이를 포함한다. 중첩 오차 측정 패턴은 기본 셀들의 형성에 행하여진 각각의 제1 및 제2리소그래픽 단계에서 형성된 제1 및 제2패턴(131,132)을 포함한다. 상기 내부회로, 상기 셀 테스트, 및 상기 중첩 오차 측정 패턴은 동일 반도체 기판위에 집적되었다. 상기 방법은 기본 셀들과 같은 근접 효과를 가지는 테스트 기본 셀을 형성하게 하고, 또한 반도체 회로 패턴들의 중첩 정도와 중첩 오차의 상호 관계를 정확히 측정할 수 있게 한다.

Description

중첩 오차 측정 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법
제1도는 선행 기술 장치의 일예에 대한 배치도.
제2도는 본 발명에 따른 제1실시예 장치의 일예에 대한 배치도.
제3A도는 본 발명의 제1실시예에서의 셀 테스트 패턴의 일예에 대한 평면도.
제3B도는 본 발명의 제1실시예에서의 중첩 오차 측정 패턴의 일예를 보여주는 평면도.
제4도는 본 발명의 제1실시예에서의 중첩 오차 측정을 설명하는 선도.
제5도는 본 발명에 따른 제2실시예 장치의 배치도.
제6도는 본 발명의 제2실시예에서의 셀 테스트 패턴의 일예에 대한 평면도.
제7도는 본 발명의 제2실시예에서의 전기적 특성 테스트 패턴의 일예에 대한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11:테스트 기본 메모리 셀12:테스트 기본 더미 셀
13:중첩 오차 측정 패턴
41:내부 회로 패턴42,43:정렬 측정 패턴
111:테스트 기본 메모리 셀112:비트 라인 접촉 홀
120:테스트 더미 셀 어레이131:하층 패턴
132:상층 패턴
210:테스트 셀 어레이220:테스트 더미 셀 어레이
230:중첩 오차 측정 패턴240:단자 패턴
250:전기적 특성 테스트 패턴
본 발명은 반도체 장치 제조방법에 관한 것이며, 또한 다른 리소그래픽 단계에서 2층(two-layer) 패턴들 사이의 중첩 오차를 측정하기 위한 패턴들을 형성하는 단계를 포함하는 반도체 장치 제조방법에 관한 것이다.
연관된 기술 분야에는 이러한 형태의 패턴들과 같은 정렬 오차 측정 패턴(alignment error measurement pattern)들이 있다. 제1도에서 X축과 Y축 정렬 측정 패턴(42,43)은 반도체 장치의 내부 회로(41) 부근에 배치되어 잇다. 이러한 X축과 Y축 정렬 측정 패턴들은 렌즈의 중심에 기초를 두어 각각 Y축과 X축 근처에 배치되어 있다. 이들 정렬 측정 패턴들은 각각 주 기준 패턴(main scale pattern)과 부 기준 패턴(secondary scale pattern)을 가진다.
어떠한 패턴 형성 단계에서 주 기준 패턴(또는 부 기준 패턴)이 준비되고, 다음의 분리된 패턴 형성 단계에서는 부 기준 패턴(또는 주 기준 패턴)이 준비된다. 이들 두 단계 사이에서 정렬 오차가 측정된다. 이 방방법에서, 렌즈 중심에서 정렬 오차의 평행 이동 오차는 배율 자치의 영향 감소와 함께 측정된다. 더욱이, 한쌍의 Y축 정렬 측정 패턴(42)과 한쌍의 X축 정렬 측정 패턴(43)을 회로 패턴(41)의 X축과 Y축 방향끝에 위치하도록 배치하고 그 평균치를 얻으므로서 회전 오차를 줄일 수 있다.
각 층들의 층 중첩 오차에 있어서는 노출 장치의 정렬 기능으로 인한 평행 이동 오차와 회전 오차 이외에, 투사 렌즈에 의한 상 왜곡 오차와 배율 오차, 웨이퍼 왜곡 오차, 십자선 제조 오차 등이 있다.
정렬 오차 측정 방법의 선행 기술에 있어서는 정렬 오차 외의 다른 영향은 고려되지 않았고, 렌즈 중심에서의 정렬 오차는 렌즈 중심으로부터 떨어져 있는 X축, Y축 정렬 오차 측정 패턴으로부터 측정되었다. 따라서, 정렬 오차이외의 다른 오차들을 알 수 없었고, 매우 정확한 중첩은 얻을 수 없었다.
따라서, 본 발명이 목적은 선행 기술에 존재하는 문제점을 극복하고, 중첩 오차 측정 패턴을 형성하는 단계를 포함하는 개선된 반도체 장치 제조 방법을 제시하는 것이며, 이것은 반도체 회로 패턴의 중첩 정도와 중첩 오차들 사이의 상호 연관성을 정확히 측정하는 것을 가능하게 한다.
발명의 또 다른 목적은 렌즈 상 왜곡(lens image distrotion), 웨이퍼 왜곡, 십자선 패턴 상대 위치 오차(reticle pattern relative position error)등에 의해 실질적으로 영향을 받지않는 테스트 기본 셀 패턴과 기본 메모리 셀 패턴들의 개개의 층들에 있어서의 중첩과 중첩 오차를 비교하는 것이다.
제1 및 제2리소그래픽 단계를 거쳐 반도체 기판에 형성된 복수개 반복적인 기본 셀들을 포함하는 내부 회로를 갖는 반도체 장치 제조방법에 있어서, 상기 내부 회로의 주변 영역에, 상기 기본 셀들과 같은 디자인인 하나 이상의 테스트 기본 셀(11)을 갖는 테스트 셀 어레이와 상기 테스트 셀 어레이 부근에 위치한 복수개의 테스트 더미 셀(12)을 포함하는 셀 테스트 패턴을 형성하는 단계; 및 상기 셀 테스트 패턴 근처에, 상기 기본 셀들을 형성시 각각 행해지는 상기 제1 및 제2리소그래픽 단계의 단계에서 형성된 제1 및 제2패턴(131,132)을 포함하는 중첩 오차 측정 패턴(13)을 형성하는 단계를 구비하고, 상기 내부회로, 상기 셀 테스트 패턴 및 상기 중첩 오차 측정 패턴은 동일 반도체 기판상에 집적됨을 특징으로 하는 반도체 장치 제조방법이 제공되었다.
발명의 실시예는 도면과 같이 설명될 것이다. 제2도는 발명의 제1실시예를 설명하기 위한 배치도이다. 이 실시예는 동일 반도체 기판 위에 내부 회로(41), 셀 테스트 패턴, 중첩 오차 측정 패턴(13)이 집적된 단계를 포함한다.
내부 회로는 계속 반복되는 형식에서 형성된 복수개의 기본 셀을 가지는 디램(DRAM) 셀 어레이를 포함하고, 내부 회로의 주변 영역에 형성된 셀 테스트 패턴은 테스트 메모리 셀(11) 부근에 배치된 복수개의 테스트 더미 셀들을 포함하는 기본 메모리 셀과 테스트 더미 셀 어레이(120)처럼, 같은 디자인과 같은 크기의 테스트 기본 메모리 셀(11)을 포함하고, 중첩 오차 측정 패턴(13)은 위의 기본 메모리 셀 형성때 수행되어진 제1 및 제2리소그래픽 단계(즉, 워드 라인(word line)을 형성하기 위한 리소그래픽 단계와 비트 라인(bit line) 접촉을 형성하기 위한 리소그래픽 단계)로 인하여 형성된 제1 및 제2패턴을 포함한다.
일반적인 메모리 장치는 단위 메모리 요소를 구성하는 각각의 반복적인 복수개으 기본 메모리 셀 패턴들을 가지는 메모리 셀 면적과, 메모리 요소들을 구동하기 위한 구동회로같은 회로를 가지는 주변 회로 면적을 포함한다. 셀 테스트 패턴이 제공되어 있을 때 메모리 장치의 주변부분은 테스트 기본 메모리 셀(11) 부근에 배치된 8개의 테스트 더미 셀들을 가지는 테스트 더미 셀 어레이)120)와 기본 메모리 셀들과 동일 디자인인 테스트 기본 메모리 셀(11)을 포함한다. 더욱이, 중첩 오차 측정 패턴(13)은 테스트 더미 셀 어레이(120) 근처에 위치해 있다.
제3A도는 제1실시예에 있어서 셀 테스트 패턴의 일예를 보여주는 평면도이다. 테스트 기본 메모리 셀(11)은 하층 패턴(lower layer)에 의해 구성된 워드 라인(111)과 상층 패턴(upper layer)에 형성된 비트 라인 접촉 홀((contace hall)111)을 포함한다. 테스트 더미 셀 어레이(120)은, 모양에 있어서 테스트 기본 메모리 셀(어레이)과 같은 8개의 테스트 기본 더미 셀(12)를 가지고, 테스트 기본 메모리 셀(어레이) 주위에 점 대칭이나 선 대칭로 위치해 있다.
제3B도는 제1실시예에서의 중첩 오차 측정 패턴(13)의 일예를 보이는 평면도이다. 이 패턴도는 커다란 프레임같은 하층 패턴(131)(워드 라인과 같은 단계에서 형성됨)과 상층 패턴(132)(비트 라인 접촉 홀(112)와 같은 단계에서 형성됨)을 가진다.
01과 A1은 하층 패턴(111,113)에 대하여 정의된 중심을 나타내는 위치이다. 이들 위치는 앞으로 중심 위치로 칭한다. 비슷하게 02와 A2는 상층 패턴(112,132)의 중심 위치를 나타낸다. 중심 위치들은 반도체 칩위의 패턴들을 테스트하기 위한 광학 장치에 제공될 것이다. 제2도, 3A도, 및 3B도는 중첩 오차가 없는 상태를 보여주고 위치 01과 02 및 위치 A1과 A2는 각각 같다.
제2도, 3A도, 및 3B도는 메모리 셀 게이트 단자(워드 라인) 형성 단계와 비트 라인 접촉 홀 형성 단계 사이의 중첩 오차를 측정하는 데 사용되는 중첩 오차 측정 패턴을 보여 주지만, 실재로 많은 단계에서 중첩 오차들을 측정하는 것이 필요하다. 즉, 각 단계에서 패턴(13)에 유사한 패턴을 제공하는 것이 필요하다. 이런 이유로, 많은 중첩 오차 측정 패턴들을 수용하기 위해 넓은 영역이 제공된다.
위의 설명을 보충하기 위하여, DRAM 메모리 어레이의 형성을 설명하겠다. 필드 산화막(114)는 P-형 실리콘 기판(도시하지 않음) 위에 선택적으로 형성되었고 그래서 액티브 영역이 정의되었다. 게이트 산화막이 액티브 영역 표면위에 형성되었고, 이 산하막 위에 다결정질 실리콘 막이나 유사한 막이 증착되고 워드 라인을 형성하기 위해 패턴이 만들어졌다. 이와 동시에, 셀 테스트 패턴 면적에 워드 라인(111)들과 중첩 오차 측정 패턴 면적에 하층 패턴(131)이 또한 형성된다. 그 후에, 비소(As)를 이온 주입하여 소스와 드레인 영역이 형성된다. 이때, 셀 테스트 패턴 면적의 소스와 드레인 영역(113)들이 또한 형성된다. 그 후에 층간(inter-layer) 절연막이 증착되고 소스나 드레인 영역의 한 영역에 도달하는 비트 라인 접촉 홀(112)을 형성한다. 이때, 셀 테스트 패턴 면적과 중첩 오차 측정 패턴 면적은 비트 라인 접촉 홀(112)과 상층 패턴(132)(접촉 홀과 비슷한 홀)과 같이 형성된다. 그리고나서, 텅스텐이나 알루미늄같은 높은 내열성의 금속이 증착되고 비트 라인을 형성하기 위하여 패턴이 만들어진다.
그 후에, 또 다시 층간 절연막이 증착되고, 소스나 드레인의 한쪽에 도달하는 접촉 홀과 함께 층간 절연막이 형성된다. 그 후에, 커패시터의 낮은 쪽 단자가 형성되고 커패시터의 절연막, 커패시터의 위쪽 단자 등이 형성된다.
위의 방법에서 DRAM 메모리 어레이와 동일 기판위에 모두 총체적으로 제조된 많은 중첩 오차 측정 패턴들과 셀 테스트 패턴이 형성되었다.
광 리소그래픽에 의해 미세한 패턴을 형성할때 노출 장치에 의해 투사된 패턴 형태와 십자선 패턴 형태는 근접 효과(proximity effect)에 의해 형태가 조금 다르고 패턴의 끝 부분에서 라운딩(rounding)이나 블러링(blurring)이 일어난다.
메모리 장치에서 반복적인 메모리 셀과 같은 패턴을 형성할 때 메모리 장치에서 메모리 셀 구역의 근접 효과같은 효과는 하나의 테스트 기본 메모리셀(11) 부근에 어레이된 테스트 더미 셀(12)들을 가짐으로써 나타날 수 있다. 이와같은 것은 각 층들의 밑에 있는 단계에서 빛에 의한 반사 영향과 관련있다.
그 후에, 메모리 장치의 메모리 셀 어레이와 같은 셀 테스트 패턴은 메모리 장치 주위에 형성되고, 중첩 오차 측정 패턴(13)은 이 패턴 주변에 형성된다.
중첩 오차 측정 패턴(13)은 기본적으로 만족할만한 정확한 측정을 얻게 하는 정방형 패턴이다. 셀 테스트 패턴과 중첩 오차 측정 패턴(13)을 서로의 부근에 배치함으로써 100㎛ 내에서 패턴 사이의 거리를 유지하는 것이 가능하다.
제4도는 제1실시예에 있어서 중첩 오차 측정을 설명하는 선도이다.
01에 의한 테스트 기본 메모리 셀 패턴(11)의 하층 패턴(111)에서의 중심 위치와 02에 의한 상층 패턴(112)의 중심 위치를 표시하면, 기본 셀 패턴의 상층과 하층 사이의 중첩 오차는 벡타 01-02로 표시된다.
또한, A1에 의한 중첩 오차 측정 패턴(13)의 하층 패턴(131)에서의 중심 위치와 A2에 의한 상층 패턴(132)의 중심 위치를 표시함으로써 중첩 오차 측정 패턴(13)의 중첩 오차는 벡타 A1-A2로 표시된다.
위치 01과 A1 사이의 거리를 R이라 하면 R은 100㎛나 그 이하로 정해진다. 즉,
│vector 01-A1│=R100㎛
이상적인 상태에서 위치 A2를 표시하면 이것은 노출 장치의 정렬로 인한 회전 오차, 투사 렌즈같은 것에 의한 상 왜곡 오차(배율 오차 같은 것), 그리고 하층, 상층 패턴 사이의 십자선 제조 오차같은 것에 의한 십자선 위치 오차들로부터 무관하고, A2a에 의해 벡타 01-A1과 01-A2는 크기가 같고 평행하다. 즉,
vector 01-A1=vector 02-A2a
따라서, 테스트 기본 셀 메모리 패턴의 중첩 오차 벡터 01-02와 중첩 오차 측정 패턴의 중첩 오차 벡타 A1-A2a는 크기가 같고 평행하다. 즉,
vector 01-02=vector A1-A2a
그러나, 사실은 위에 언급된 오차들의 영향으로 이상적 위치 A2a로부터 실재 위치 A2까지는 편차가 있다. 이 편차는(즉 벡터 A2a-A2) 보통 위치 01과 A1 사이의 거리 R을 줄임으로써 줄일 수 있다. 예를 들면, 편차(│vector A2a-A2│)가 정렬로 인한 회전 오차와 투사 렌즈의 배율오차로 인한 것이라면, 편차는 대략 다음과 같이 주어진다.
θ│vector 02-A2a│+m│vector 02-A2a|
=(θ+m)│vector 01-A1│
=(θ+m)R
θ와 m은 수 ppm이고 R은 100㎛ 이하이기 때문에
│vector A2a-A2│10ppm θ 100㎛=1nm
따라서 오차는 1nm 이하이다. 중첩 오차(│vector 01-02│)는 보통 100nm 정도이다. 이 값과 비교하면 위에서 언급된 편차는 무시할 수 있을 정도로 만들 수 있을 것이다. 비슷하게, 상 왜곡, 웨이퍼 왜곡, 그리고 십자형 제조 오차에 의한 십자형 위치 오차들도 거리 R을 줄여서 무시할 수 있을 만큼 작게 할 수 잇다. 이러한 이유로, 셀 테스트 패턴과 중첩 오차 측정 패턴(13)은 같은 중첩 오차로 형성된다고 생각할 수 있다. 따라서 중첩 오차와 테스트 기본 메모리 셀(11)에 있어서 패턴의 중첩 정도의 관계를 직접적이고 정확하게 비교하는 것이 가능하다.
제5도는 본 발명의 제2실시예를 설명하는 배치도이다.
본 실시예에서, 테스트 셀 어레이(210), 테스트 셀 어레이(210) 부근에 위치한 복수개의 테스트 더미 셀을 가지는 테스트 더미 셀 어레이(220), 그리고 테스트 셀 어레이의 전기적 특성을 측정하기 위한 단자를 가지는 단자 패턴(240)을 포함하는 셀 테스트 패턴이 형성되어 있고, 중첩 오차 측정 패턴(230)이 셀 테스트 패턴과 전기적 특성을 테스트하는 패턴(250) 부근에 위치해 있다.
제6도는 테스트 패턴의 일예이다. 본 일예에서 테스트 셀 어레이가 미리 정하여진 한 방향으로 나아가는 제1실시예의 테스트 셀 어레이처럼 많은 수가 반복되는 테스트 기본 메모리 셀(21)을 형성함으로 형성된다. 또한, 테스트 더미 셀 어레이는 테스트 셀 어레이 부근에 테스트 더미 셀(22)들을 위치시켜 형성된다. 더욱이, 게이트 단자(24)는 비트 라인 접촉 홀(212)의 반대편에 형성된 워드 라인(211)에 연결되어 있고, 제5도와 같이 단자 패턴(240)을 형성한다. 따라서, 게이트와 기판 사이의 누설 전류나 그외 다른 것을 측정할 수 있다.
제7도는 제5도의 전기적 특성 테스트 패턴(250)의 일예를 보인 것이다.
이 패턴은 MOS(Metal Oxide Semiconductor) 트랜지서타의 임계 전압을 측정하기 위한 것이다. 게이트 단자 G는 메모리 셀 워드 라인에서와 같은 단계에서 형성된다. 게이트 G의 길이와 폭은 기본 메모리 셀의 MOS 트랜지스타의 것들과 같다. D는 드레인 영역이고, S는 소스 영역이다. 이 영역들은 기본 메모리 셀의 소스, 드레인 영역(213)과 같은 단계에서 형성된다. 접촉 홀 C는 비트 라인 접촉 홀(212)와 같은 단게에서 형성된다. 드레인과 소스 단자 Dt와 St는 비트 라인과 같은 단계에서 형성된다. 불순물 주입 단계에서 주입된 불순물의 양은 임계 전압을 측정함으로써 알 수 있다.
본 실시예에서, 계속 진행하는 각 제조 과정들의 영향으로부터 셀 요소의 전기적 특성에서의 정렬 오차 영향을 분리시키는 것이 가능하다.
앞에서 설명된 발명에 의하면, 셀 테스트 패턴은 기본 메모리와 동일 디자인인 하나 이상의 테스트 기본 셀을 포함하는 테스트 셀 어레이 부근에 더미 셀을 위치시킴으로써 형성된다. 따라서, 기본 메모리 셀들과 같은 근접 효과를 가지는 테스트 기본 셀을 형성하는 것이 가능하고, 기본 메모리 셀은 정확하게 만들어질 수 있다. 더욱이, 중첩 오차 측정 패턴이 셀 테스트 패턴 부근에 있기 때문에, 테스트 기본 셀 패턴 개개의 층과, 웨이퍼 왜곡과 십자선 패턴 상대 위치 오차 및 렌즈 상 왜곡에 영향을 받지 않는 기본 메모리 셀 패턴과의 중첩 정도와 중첩 오차를 비교하는 것이 가능하다. 따라서, 허용 가능한 중첩 오차는 정확하게 정해진다. 따라서, 반도체 장치에 있어서의 신뢰성과 생산 수율은 더욱 개선될 것이다.

Claims (8)

  1. 제1 및 제2리소그래픽 단계를 거쳐 반도체 기판에 형성된 복수개 반복적인 기본 셀들을 포함하는 내부 회로를 갖는 반도체 장치 제조 방법에 있어서,
    상기 내부 회로의 주변 영역에, 상기 기본 셀들과 같은 디자인인 하나 이상의 테스트 기본 셀(11)을 갖는 테스트 셀 어레이와 상기 테스트 셀 어레이 부근에 위치한 복수개의 테스트 더미 셀(12)을 포함하는 셀 테스트 패턴을 형성하는 단계; 및
    상기 셀 테스트 패턴 근처에, 상기 기본 셀들을 형성시 각각 행해지는 상기 제1 및 제2리소그래픽 단계의 단계에서 형성된 제1 및 제2패턴(131,132)을 포함하는 중첩 오차 측정 패턴(13)을 형성하는 단계를 구비하고,
    상기 내부회로, 상기 셀 테스트 패턴 및 상기 중첩 오차 측정 패턴은 동일 반도체 기판상에 집적됨을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 제1패턴과 상기 제2패턴(131),132)은 상기 내부 회로의 상기 기본 셀들의 하층 패턴 및 상층 패턴과동일한 공정단계에서 제조되는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 중첩 오차 측정 패턴(13)과 상기 제1패턴(131)이 정방형 프레임 형태이고, 상기 중첩 오차 측정 패턴의 상기 제2패턴(132)이 정방형 프레임 내에 제공되는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 셀 테스트와 상기 중첩 오차 측정 패턴 사이의 거리 R이 100㎛ 이내로 설정되는 반도체 장치 제조방법.
  5. 제1항에 있어서, 상기 복수개의 테스트 더미 셀(12)들은 상기 테스트 기본 셀(11) 부근에 점 대칭으로 배치되는 반도체 장치 제조방법.
  6. 제1항에 있어서, 상기 복수개의 테스트 더미 셀(12)들은 상기 테스트 기본 셀(11) 부근에 선 대칭으로 배치되는 반도체 장치 제조방법.
  7. 제1항에 있어서, 상기 테스트 더미 셀(212)들은 전기적 특성을 측정하기 위한 단자(24)를 구비하는 반도체 장치 제조방법.
  8. 제3항에 있어서, 상기 테스트 더미 셀(212)은 전기적 특성들을 측정하기 위한 단자(24)를 구비하는 반도체 장치 제조방법.
KR1019940019222A 1993-08-03 1994-08-03 중첩 오차 측정 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법 KR0137713B1 (ko)

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