JPH04137651A - スタンダード・セル方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は設計変更可能なセルレイアウトを有するスタ
ンダード・セル方式の半導体集積回路に関する。

（従来の技術） スタンダード・セル方式におけるセルのレイアウトはコ
ンピュータによる設計支援ツール（ＣＡＤツール）を用
いて行われる。

第９図に示すように、ＣＡＤツールを用いて、チップ９
１内の回路の構成に必要なセル９２をセル並び領域９３
に配置し、配線領域９４を使ってセル間が配線９５によ
り接続される。また、Ｉ１０セル９６はＩ１０セル並び
領域９γに配置され、配線９５により所望のセルと配線
される。

ところで、このようなセルのレイアウトには、回路構成
に必要なセルが配置されていないセルの空き領域９８．
９９ができる。この空き領域９ｇ、　９９か発生する主
な原因を次に詳述する。

第１に、一般に配線領域９４の方がセル並び領域９３よ
りも大きくなる。このため、配線領域９４を少しでも小
さくするようなセル配置か行われる。その結果、多くの
場合、セル９２の並び毎にセル並びの寸法が異なっ°Ｃ
くる。一方チツブ９１は四角形をしているので、一番長
いセル並びによって決まる四角形領域内がセルの配置さ
れる領域となり、その結果、各セル並びの左右にセルの
空き領域９８ができることが多い。

第２に、各セル並びの左右端だけでなく、内部にセルの
空き領域９９ができる場合がある。垂直に横切る配線の
ために、予めセルの配置段階で用意されていたセルの空
き領域９９か配線段階で最終的に配線用トラックとして
用いられなかった場合に生じる。

いずれの場合にも従来は、このセルの空き領域９８９９
はセルに電位を供給するための電源線１００しか配置さ
れない。

ＬＳＩの開発において、レイアウト設計か完了した後に
設計変更がはいることはまれではない。

複雑なシステムの開発ではバグ（システムの誤動作）の
発生防止は極めて困難である。バグは試作チップを評価
して見つかることもあれば、膨大なシュミレーションの
実行で発見されることもある。

いずれにしても半導体チップのレイアウト完了後にバグ
解消のための設計変更が入ることは多い。

また、製品規格、仕様の一部見直しによって、設計変更
が必要になることもある。あるいは、遅延回路を挿入し
て、信号のタイミングを調整することもしばしば行われ
る。こうした設計の変更は概して局所的な回路の変更、
追加で対応出来るケースが多い。この場合、既に設計さ
れたチップレイアウトの大部分を変えずに、レイアウト
の一部修正、追加で対応できることは、新しくレイアウ
ト設計を−からやり直すことに比べて、設計に要した手
間と時間を無駄にしないという点で大変望ましい。例え
ば、一般にチップのレイアウトが変ると、配線の寄生抵
抗、容量も変わることから、信号の伝播遅延も変り、所
望の動作が正しく行われるかどうかを検証するシミュレ
ーションをやり直す必要が生じる。レイアウトの一部変
更で設計変更に対応できれば、変更した箇所のシミュレ
ーションだけで検証が済む。特に遅延回路を挿入して、
信号のタイミングを調整する場合は、それまでの配置配
線レイアウトが変らないことが必要となる。

さらに、レイアウトの変更により、修正を要する半導体
チップの製造マスクがチップ製造工程の後の工程のもの
になるほど設計変更による製品開発スケジュールの遅れ
と経済的な負担を小さくすることができて望ましい。例
えば、配線（金属配線とコンタクトホール層）の変更だ
けで設計変更が実現できれば、既に配線工程の直前まで
プロセス工程が進んでいるチップから設計変更を盛り込
むことができるので、チップ開発に要する時間と経費の
増加を少なくすることができる。

しかしながら、従来のスタンダード・セルの設計手法で
は、配線の変更で対応できる回路変更は、回路の節点（
例えばゲートの入出力）を電源電位（Ｖ　ｏｏ、　　Ｖ
　ｓｓ）に固定するあるいはオーブンにするといったこ
とに限られていた。

そもそも、もともとの回路を構成するのに必要なトラン
ジスタしかレイアウトされていなかったので、回路の追
加を要する場合は、その実現に必要なセルを新たに配置
し、配線することになる。

従って、チップ製造マスクの修正は製造工程の初期のマ
スクからほとんど全肯定におよぶこととなり、チップの
製造は最初からやり直すことを余儀なくされた。

（発明が解決しようとした課題） このように、従来ではレイアウト設計完了後に設計の変
更が生じたとき、レイアウト設計を最初からやり直し、
チップ製造を初期の工程からやり直さなければならない
という欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、一部の配線レイアウトを変更するだ
けで、所望の回路変更を実現し、チップ製造のマスク修
正を製造工程の最終段階に近い方に位置する配線関係の
マスクに限定することで、設計変更を経済的、効率的に
実現するスタンダード・セル方式の半導体集積回路を提
供する二とにある。

［発明の構成］ （課題を解決するための手段） この発明のスタンダード・セル方式の半導体集積回路は
、スタンダード・セルレイアウトにおけるセル並び領域
及び配線領域と、前記セル並び領域の一部領域にレイア
ウト設計上生じるセルの空き領域に予め配設された未配
線の第１導電型及び第２導電型のトランジスタと、スタ
ンダード・セルレイアウトにおける回路変更時、前記未
配線のトランジスタを使用できるように前記セルの空き
領域からの入出力端を前記配線領域に引き出すために確
保された通常配線を禁止する配線禁止領域とを具備した
ことを特徴としている。

（作用） この発明では、スタンダード・セルのセル並び領域に発
生したセルの空き領域に予め未配線、あるいは未使用の
Ｐ型及びＮ型のトランジスタを形成しておく。後に回路
の追加あるいは変更の必要か生じた時に不必要になった
回路は出力の配線を切り、入力の配線を電源に接続し、
新たに必要になった回路は予め用意されていた上記未使
用のトランジスタで所望の回路を構成し、スタンダード
・セル内の回路に結線され回路構成の一部に組み込まれ
る。これにより、所望の設計変更を配線の変更だけて実
現する。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明の一実施例に係るスタンダード・セル
方式の半導体集積回路の構成を示す回路図である。

例えば、種々のゲートが配置されたセル並び領域１１の
左端にセルの空き領域１２が存在している。このセルの
空き領域１２には予めＰチアネル型ＭＯＳ）ランジスタ
１３及びＮ型チャネル型ＭＯＳトランジスタ１４がそれ
ぞれいくつか作り込んである。但しソース、トレインの
各端子は電気的な接続をしていない。従って、これらの
トランジスタ１３、　１．４は電気的には何の動作もし
ない。

セル並び領域１１のうちのインバータ１５．ＮＡＮＤゲ
ート１６．インバータ１７が直列に結線され、第２図の
ような回路を構成している。第１図における実線は第１
層メタル配線、−点鎖線は第２層メタル配線、Ｘ印はｖ
１八ホールである。なお、第１図と対応する各ノードに
は同一符号を付している。

各ノードは第２層メタル配線により配線領域２３（第１
図に図示）に引き出され、第１層メタル配線により直列
に接続される。

ここで、設計上回かの理由で２人力ＮＯＲゲート１６を
２人力ＮＯＲゲートに変更する必要が生したとした。こ
の場合、第３図に示すように回路変更が行われる。

ます、不要となるＮＡＮＤゲート１６の入出力の配線を
取り除き、２人力を電源線（Ｖ　ＤＤあるいはＶ　ｓｓ
）に接続することにより、ＮＡＮＤゲート１６を電気的
に動作しないようにする。あるいは、ＮＡＮＤゲート１
Ｂの入出力の配線を取り除いた後、電源供給用のコンタ
クトホールを取り除いて各ノードをフローティング状態
にして回路系からはずしてもよい。

次に、上記セルの空き領域１２内に作り込んであるいく
つかのトランジスタ１３．１４のソース、ドレイン、ゲ
ートを配線で結線して組み合わせることにより、新たに
必要となる２人力ＮＯＲゲート３１の回路を実現する。

そして、ＮＡＮＤゲートＬ６の入出力につながっていた
ノード１．９．２０．２１を各々ＮＯＲゲート３１の人
出力ノード２４．２５．２６に正しく結線する。これに
より、第４図のような回路構成に変更される。このよ・
うに、配線領域の一部配線を変更することで所望の回路
変更を配線の変更のみで実現することかできる。

セルの空き領域１２内に作り込んでおくトランジスタ並
びの構成は１個単位のＭＯＳトランジスタから数個のＭ
ＯＳ）ランジスタが直列に接続されたものまで種々の変
形が考えられる。その−例を以下に示す。

第５図（ａ）はセルの空き領域１２内のＭＯＳトランジ
スタの第１の構成例を示す平面図であり、第５図（ｂ）
は同図（ａ）の等価回路である。Ｐ型拡散領域５１上に
２個のゲート電極５２を形成し、これを複数配したＰチ
ャネル型ＭＯＳトランジスタ５３の配列とＮ型拡散領域
５４上に２個のゲート電極５５を形成し、これを複数配
したＮチャネル型ＭＯＳ）ランジスタ５６の配列とで構
成されている。

Ｐチャネル型ＭＯ５！−ランジスタ５３の配列中には所
々にＶＤＤ電位を与えるＮ型拡散領域５７が設けられて
いる。また、Ｎチャネル型ＭＯＳ）ランジスタ５６の配
列中には所々にＶ５５電位を与えるＰ型拡散領域５８か
設けられている。

第６図（ａ）はセルの空き領域１２内のＭＯＳトランジ
スタの第２の構成例を示す平面図であり、第６図（ｂ）
は同図（ａ）の等価回路である。１本のＰ型拡散領域６
１上に複数のゲート電極６２を形成したＰチャネル型Ｍ
Ｏ３ｈランジスタロ３の配列と１本のＮ型拡散領域６４
上に複数のゲート電極６５を形成したＮチャネル型ＭＯ
Ｓトランジスタ６６の配列とで構成されている。フィー
ルド酸化膜等で絶縁分離がなされる第５図に対してこの
第６図はゲート、ソース間の電圧がＯＶになるような電
位をゲートに与えて電気的素子分離かなされる。すなわ
ち、それぞれ基板電位を与えるためのＮ型拡散領域６７
、Ｐ型拡散領域６８が設けられ、Ｐチャネル型ＭＯＳト
ランジスタ６３のゲート電極６２は隣接した電源線ＶＤ
Ｄに接続されるように配線し、Ｎチャネル型ＭＯＳトラ
ンジスタ６Ｂのゲート電極６４は隣接した電源線ＶＳＳ
に接続されるように配線することで素子分離される。

ところで、セルの空き領域に作り込まれたトランジスタ
を結線し、新しく追加用のゲート回路を形成しても、そ
の入出力をセルの空き領域に平行して走る第１層の電源
線を越えて配線領域にまで引き出すためのトラックが存
在していないと上記ゲート回路は使うことができない。

一般にチップ上の配線はチップの中央で混雑することが
多い。従って各チップ並びの左右端にできるセルの空き
領域に形成されたトランジスタ上に随所に電源線と直行
するような配線禁止領域（空きトラック）を設定する。

このようにすれば、チップにおける配線効率が低下する
ことはない。

第７図はセルの空き領域において、上記第５図のトラン
ジスタのパターンに配線禁止領域（空きトラック）を設
定したパターン平面図である。＋印か配線可能なポイン
ト（グリッド）であり、配線禁止領域７１は４グリツド
分の配線毎に１グリツドの列の割合で設定されている。

前記第４図と同様な２人力ＮＯＲゲート７２の回路がセ
ルの空き領域７３内のトランジスタの組み合わせによっ
て形成される。第１層メタル配線７４は太い実線、第２
層メタル配線７５は一点鎖線、コンタクトホール７６は
黒丸、ＶｌＡホール７７はＸ印で示す。ＮＯＲゲート７
２の入出力は配線禁止領域７１を用い第２層メタル配線
７４によりチップ内の配線領域７８にまで引き出される
。なお、配線禁止領域７１以外の第２層メタル配線７５
はここでは図示しない他のセルに繋がるスルー配線７９
となっている。

配線禁止領域７１を多く取るほど、セルの空き領域に作
り込まれたトランジスタの使用効率は上がるか、チップ
の配線効率が悪くなる。よって、配線禁止領域７１の設
定密度は上記を十分考慮し決定すべきである。

また、比較的規模の大きな回路を、第５図、第６図に示
したようなセルの空き領域の基本トランジスタの組み合
わせで構成すると、スタンダード・セル・ライブラリの
同一機能を有するセルに比べて大きなレイアウト領域を
必要とした。例えば第８図に示すようなりリア・プリセ
ット付きのＤ型フリップ・フロップは順序論理回路を構
成する基本となる回路であり、頻繁に使われる場合が多
い。この回路は素子数３４トランジスタ程で構成される
ものであり、セルの空き領域の基本トランジスタの組み
合わせで構成するとなると、いくつものセル並びに別れ
たセルの空き領域を使って構成しなければならない。こ
れでは実質的に実現が難しくなる。

そこで、予め設計変更で使用が予想されるような中小規
模の基本ゲートはセルの空き領域に未使用のスタンダー
ド・セルとして配備しておき、他のセルの空き領域はト
ランジスタの基本セルを並べて置くとよい。予めスタン
ダード、・セルとして用意しておくセルの種類と数配置
場所は個々の場合に応じて考慮すべきである。

上記各実施例によれば、スタンダード・セルを用いたレ
イアウト設計が完了した後に設計変更の必要が生したと
しても、配線禁止領域を利用してセルの空き領域に作っ
たゲート回路の入出力を弓き出すことが確実にできるよ
うになる。よって、レイアウトの一部配線の修正のみで
回路の追加、削除修正が実現できる。

第１図に示すレイアウトの変更例に見られるように、配
線領域の配線本数は変更に要する配線の分たけ増加する
ので回路の変更に関与しない配線も含めて配線のやり直
しか必要になる場合もあり得るが、第９図に見るように
、セルの空き領域は一般にセル並びの両端に存在するこ
と、更にはセル並びの内部にも空き領域ができることか
ら、この発明を用いればセル配線のやり直しか及ぶ範囲
は局所的で済むようになる。すなわち、チップ製造のマ
スク修正を製造工程の最終段階に近い方に位置する配線
関係のマスクに限定することで、設計変更か経済的、効
率的に実現できる。

また、設計変更用として予め作り込むトランジスタ並び
は元来セルの空き領域として利用されなかった領域に配
備されるので、チップ面積の増大を招かない。

なお、セルの空き領域に作り込むトランジスタについて
は、前記第５図、第６図の実施例に限定されるものでは
なく、種々の変形が考えられ、スタンダード・セルのセ
ル並びでセルの空き領域に未使用のＭＯ５Ｉ−ランジス
タを予め配備して置くという共通点を有するかぎり、こ
こで示した実施例以外の構成もすべて含まれる。

［発明の効果コ 以上説明したようにこの発明によれば、セルの空き領域
に設計変更用のトランジスタを予め作り込むことで、ス
タンダード・セルを用いたレイアウト設計完了後におけ
る設計変更にレイアウトの一部配線の修正のみて回路の
追加、削除修正に対処できる。しかも、セルの空き領域
を利用しているのでチップ面積の増大を招くことかない
。この結果、チップ開発に要する時間と経済的負担の増
加が小さく抑えられるスタンダード・セル方式の半導体
集積回路が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るスタンダード・セル
方式の半導体集積回路の構成を示す回路図、 第２図は第１図の構成により実現する等価回路図、 第３図はこの発明により設計変更したスタンダード・セ
ル方式の半導体集積口′路の構成を示す回路図、 第４図は第３図の構成により実現する等価回路図、 第５図（ａ）はセルの空き領域内の第１の構成例を示す
平面図、 第５図（ｂ）は同図（ａ）の等価回路図、第６図（ａ）
はセルの空き領域内の第２の構成例を示す平面図、 第６図（ｂ）は同図（ａ）の等価回路図、第７図はセル
の空き領域における前記第５図の構成のパターンに配線
禁止領域（空きトラック）を設定したパターン平面図、 第８図はセルの空き領域に配備するスタンダード・セル
の一例の構成を示す回路図、 第９図は従来のスタンダード・セル方式の半導体集積回
路の構成を示す回路図である。 １１・・・セル並び領域、１２・・・セルの空き領域、
１３・・・Ｐチャネル型ＭＯＳトランジスタ、１４・・
・Ｎ型チャネル型ＭＯＳトランジスタ、１５．１７・・
・インバータ、１６・・・ＮＡＮＤゲート、２３・・・
配線領域、７１・・・配線禁止領域。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第３ 図 （ａ） （ｂ） 第 図 （ａ） 第 図 第 図 第 図 第９図

Claims (2)

【特許請求の範囲】
1. （１）スタンダード・セルレイアウトにおけるセル並び
   領域及び配線領域と、 前記セル並び領域の一部領域にレイアウト設計上生じる
   セルの空き領域に予め配設された未配線の第１導電型及
   び第２導電型のトランジスタと、スタンダード・セルレ
   イアウトにおける回路変更時、前記未配線のトランジス
   タを使用できるように前記セルの空き領域からの入出力
   端を前記配線領域に引き出すために確保された通常配線
   を禁止する配線禁止領域と を具備したことを特徴としたスタンダード・セル方式の
   半導体集積回路。
2. （２）前記セルの空き領域の一部を用いて前記第１導電
   型及び第２導電型のトランジスタで予め使用頻度の高い
   中小規模な未使用のスタンダード・セルを配備すると共
   に他のセルの空き領域には未配線の第１導電型及び第２
   導電型のトランジスタを配備することを特徴とした請求
   項１記載のスタンダード・セル方式の半導体集積回路。