JPH0352253A

JPH0352253A - セルのグループ化方法

Info

Publication number: JPH0352253A
Application number: JP1187902A
Authority: JP
Inventors: Ryuichi Yamaguchi; 龍一山口; Yoshiyuki Kawakami; 善之川上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-07-20
Filing date: 1989-07-20
Publication date: 1991-03-06
Anticipated expiration: 2011-11-13
Also published as: JP2553709B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ポリセル方式の半導体集積回路において、回
路を構成するセルを複数のグループに分割する方法とセ
ルの配置方法に関する。

従来の技術ポリセル方式の半導体集積回路は、論理機能を持った一
般的に一様な高さの矩形のセルを並べてセル行を構成し
、さらにセル行を複数行配置して行間に配線を施すこと
により構成される。

セル配置において、結合度が大きいセル同士を近くに配
置することは、セル間の配線長最小化につながり、また
レイアウト面積の最小化につながることが多い。従って
、セルの結合度によるグループ化は、セルの配置問題で
は重要な技術になっている。従来、セルをグループ化す
る方法としてクラスタ成長法がある。第７図はクラスタ
成長法によるセルのグループ化のアルゴリズム図を示す
ものである。７１はグループ数決定手段、７２はシート
選択手段、７３はセル追加（付加）手段である。第７図
を用いて、セルをグループ化する方法を説明する。まず
分割するグループの数を決定するために、グループ数決
定手段７１によって人手でグループ数を指定する。ここ
で、分けられるグループ１つ１つをクラスタと呼ぶ（以
下、クラスタと呼ぶ）。次に、各々のクラスタに対して
、シート選択手段７２によってシートと呼ばれるクラス
タの中心となるものを選ぶ。そして、セル追加手段７３
によって、各クラスタに対して既にクラスタに含まれる
セルと結合度が大きく、まだクラスタに含まれていない
セルを１つずつ順番に選び出し、各クラスタにセルを付
加していく。

また、セル配置を行う方法の一つとして最小カットを利
用したセル配置方法がある。第８図はカット数の計算方
法を示すためのポリセル方式の半導体集積回路のレイア
ウト図であり、８１はセル行、８２は第１のセル、８３
は第１のセルに接続している第２のセル、８４はカット
ラインを示している。

カット数はセル行８１に設定されたカットライン８４を
横切る配線の総数により評価される。例えば第８図にお
いて、第１のセル８２がカットライン８４を横切る配線
の本数すなわちカット数は、第１のセル８２に接続され
る第２のセル８３の位置関係からから２本となる。カッ
ト数は多いほどセル行を横切る配線が多くなり、配線長
も長くなる。そこで、レイアウト面積を小さくするため
の評価の一つとしてカット数を少なくすることが挙げら
れる。

第９図は最小カットによるセル配置方法のアルゴリズム
図を示すものであり、９１は初期配置手段、９２はセル
選択手段、９３はカット数評価手段、９４はカット数判
定手段、９５はセル移動手段、９Ｂは移動判定手段であ
る。

以上のように構成された従来のセル配置方法について第
９図のアルゴリズムに基づいて説明する。

初期配置手段９１では、処理の順番がセルの配置状態に
及ぼす影響を少なくするため乱数を利用して指定された
セル行数になるように全てのセルを各セル行に初期的に
振り分ける。

セル選択手段９２では、配置改善を行なうために各セル
行に振り分けられたセルのうちで移動するセルを選択す
る。カット数算出手段９３では、セルを移動する前のカ
ット数とセルを移動した後のカット数を求める。次に、
カット数判定手段９４では、カット数算出手段９３で求
められたカット数を比較してセルを移動することにより
カット数が減少する場合、セル移動手段９５によりセル
を移動する。以上の処理を繰り返して適用することによ
りカット数を最小化して最適な配置位置を求める。

また、セルを配置する際のセル行数は通常対象となる回
路の外部の回路の形状から決定されるが、生成される半
導体集積回路の形状を変えるためにセルを配置するセル
行数を変更する場合、従来では既に配置された状態を利
用するのではなく、最初から配置処理を再実行していた
。

発明が解決しようとする課題しかしながら、従来のクラスタ成長法によるセルのグル
ープ化では、クラスタに入るセルの順番に依存したグル
ープ化となる。さらに、最小カットを利用したセル配置
方法では、全体の回路が部分回路の規則的な繰り返し構
造から構成される場合、初期的に乱数による配置が行な
われるため、回路の構造が保存されに＜＜、また処理を
行なう度に結果が異なるという課題がある。また、セル
行数を変更する場合に、最初からセル配置を行なってい
たために、処理時間が増大するという課題がある。

本発明はかかる点に鑑み、各クラスタに入るセルの順番
に依存しないグループ化を実現するセルのグループ化方
法と、全体の回路が部分回路の規則的な繰り返し構造か
ら構成される場合、繰り返し構造を保存してセル配置を
行ない、さらにセル行数を変更する場合でもできるだけ
変更前の配置状態を保存してセル行数を変更するセル配
置方法を提供することを目的とする。

課題を解決するための手段本発明は、（ｌ）半導体集積回路に含まれるセルが２つ
の集合Ａ及びＢに入る個数を決定する個数決定手段と、
前記集合Ａと前記集合Ｂに入るべき前記セルを決定する
ために必要なシートを、前記半導体集積回路が外部回路
と接続する外部端子と前記集合Ａ及び前記集合Ｂに含ま
れないセルとの内から選ぶシート選択手段と、前記シー
トとの結合度によって前記集合Ａと前記集合Ｂに入るべ
き前記セルを決定するセル分離手段と、前記集合Ａと前
記集合Ｂとの間のセル交換により前記集合Ａと前記集合
Ｂとの間に設定されたカットラインを横切る配線のカッ
ト数を最小化するカット数最小化手段とを備えたセルの
グループ化方法である。

また本発明は、（２）配線の結合強度の強い外部端子同
士を１個の集合にまとめた外部端子集合を作成する集合
作成手段と、半導体集積回路に含まれるセルと外部端子
集合との結合強度から半導体集積回路を外部端子集合を
含む２個以上の部分回路に分割する回路分割手段と、部
分回路に含まれるセルを部分回路毎に設定されたセル配
置領域に配置する領域内配置手段とを備えたセル配置方
法である。

さらに本発明は、（３）半導体集積回路の内部の論理構
造から最適な第１のセル行数を決定する第１のセル行数
決定手段と、前記半導体集積回路に含まれるポリセルを
前記第１のセル行数に振り分けて配置する第１のポリセ
ル配置手段と、前記半導体集積回路の外部の回路の配置
状態から前記半導体集積回路の最適な形状を実現するた
めの第２のセル行数を決定する第２のセル行数決定手段
と、前記第１のポリセル配置手段により前記第１のセル
行数に配置されたポリセルを前記第２のセル行数に配置
変更するセル行数変更手段とを備えたセル配置方法であ
る。

作用本発明は前記した構成（１）により、セルを２つの集合
に分割し、その集合間のカット数を最小化しているので
、集合間のセルの結合関係は疎であり、さらにその操作
を繰り返し用いて、２個以上の集合の分割を実現してい
る。以上のことから、集合内のセルの結合度は強い。ま
た、集合にセルが一旦入った後、集合間のカット数の最
小化により集合間のセルの交換を行っているので、集合
に入るセルの順番に依存しないグループ化を行っている
。

また、本発明は前記した構成（２）により、全体の回路
が部分回路の規則的な繰り返し構造から構成される場合
、外部端子集合との結合強度により回路全体を部分回路
に分割して、部分回路毎に領域を割り当ててセルの配置
を行なうことにより部分回路の構造が保存されやすい。

また、部分回路に分割して対象を小さくすることにより
セル配置の最適化が進みやすくなる。

さらに、本発明は前記した構成（３）により、セル行数
を変更する場合に、第１のセル配置手段により第１のセ
ル行数に配置されたセルを第２のセル行数に配置変更す
ることにより、変更前の配置状態を保存しやすく、処理
時間も短縮される。

実施例（実施例１）第１図は本発明の第ｌの実施例におけるセルのグループ
化方法のアルゴリズム図を示すものである。第１図にお
いて、１１はクラスタ（集合）分割判定手段、１２は個
数決定手段、１３はシート選択手段、１４はセル分離手
段、１５はカット数最小化手段である。第２図は同実施
例のグループ化方法の概念図を示している。第２図にお
いて、４１はＩ／Ｏパッド、４２は左側のクラスタの外
部端子、４３は右側のクラスタの外部端子、４４はカッ
トライン、４５は対象クラスタ、４６は左側のクラスタ
、４７は右側のクラスタ、４８はクラスタの左側にある
セル、４９はクラスタの左側にある外部端子、４１０は
クラスタの右側にあるセル、４１１はクラスタの右側に
ある外部端子、４１２は外部端子のグループである。

以上のように構成された、セルのグループ化方法につい
て以下その手順を説明する。

個数決定手段１２は対象としているクラスタ（対象クラ
スタ４５）に含まれる外郎端子の数によって、２分割し
たときにできる各クラスタ４６，４７に含むべきセル数
を決定するｅのである。対象クラスタ４５に含まれる外
部端子のグループ４１２をそのグループ４１２の配置位
置関係によって左右２分割する。このとき、左側にある
外部端子４２の個数をｎ１、右側にある外部端子４３の
個数をｎ２、対象クラスタ４５に含まれるセル数をｎと
すると、左側のクラスタ４６に含まれるセル数はｎ＊ｎ
ｌ／（ｎｌ＋ｎ２）、右側のクラスタ４７に含まれるセ
ル数はｎ●ｎ２／（ｎｌ＋ｎ２）となる。次に、シート
選択手段１３では対象クラスタ４５を２分割するために
、クラスタ４６，４７に入るセルを選ぶための結合度を
計算する基準となるシートを決定する。例として、左側
にある外部端子４２は左側のクラスタ４８のシート、右
側にある外部端子４３は右側のクラスタ４７のシートと
する。さらに対象クラスタ４５以外に存在するセル（ク
ラスタの左側にあるセル４８，クラスタの右側にあるセ
ル４１０）との結合の影響も考慮して配線長の総和を小
さくするために、対象クラスタ４５の左側にあるセル４
８及び外部端子４９も左側のクラスタ４６のシート、右
側にあるセル４９及び外部端子４１０も右側のクラスタ
４７のシートとする。次に、セル分離手段１４によって
、２つのクラスタ４６、４７交互にそのクラスタと結合
度の最も大きいセル１つずつを選び、そのクラスタにセ
ルを付加していく。最後に、力，ト数最小化手段１５に
よって、２つのクラスタ４６、４７間の結合度が最小に
なるように、クラスタ４８、４７間でセルの交換を行う
。

以上のように本実施例によれば、各クラスタにおいて結
合度を考慮したクラスタ化をおこなった後にクラスタ間
の結合を最小化することにより、各クラスタに入るセル
の順番に依存しないグループ化を実現し、かつクラスタ
間のセル同士の結合度は小さく、クラスタ内のセルの結
合度は大きいという特徴を持ったセルのグループ化が可
能となる。

（実施例２）第４図は本発明の第２の実施例におけるセル配置方法の
アルゴリズム図を示すものである。第４図において、３
１は外部端子配置手段、３２は集合作成手段、３３は回
路分割手段、３４は領域設定手段、３５は領域内配置手
段である。第３図は本発明の第２の実施例のレイアウト
図である。第３図において、２１はＩ／Ｏパッド、２２
はセル行、２３は入力外部端子、２４は出力外部端子、
２５は外部端子のグループを示している。

以上のように構成された本実施例のセル配置方法のアル
ゴリズムについて説明する。

外部端子配置手段３１では、半導体集積回路の内部の論
理構造に基づいて、前記半導体集積回路が外部回路と接
続するための外部端子を配置する。

外部回路と接続する外部端子には、その端子に外部回路
から信号が入ってくるか、出ていくかによってそれぞれ
入力外部端子２３と出力外部端子２４に区別される。例
えば、信号の流れあるいは回路の構造を反映するように
、入力外部端子２３、出力外部端子２４を配置する。集
合作成手段３２では、入力外部端子２３から内部回路を
通って出力外部端子２４にいく信号の流れにより、その
入力外部端子２３と出力外部端子２４を１つの外部端子
のグループ２５とする。ここで、複数の入力外部端子２
３と複数の出力外部端子２４によって１つの外部端子の
グループを形成しても構わない。

回路分割手段３３では、実施例１で説明したセルのグル
ープ化方法を用いて回路に含まれるセルを集合作成手段
３２で作成された外部端子のグループ２５との結合度の
強さにより回路に含まれるセルを振り分ける。領域設定
手段３４では、半導体集積回路の構造に対応するように
回路分割手段３３により分割されたセルの集合を配置す
る領域を集合毎に設定する。領域内配置手段３５では、
領域設定手段４４で設定された配置領域にそれぞれの部
分回路を構成するセルを配置する。

以上のよろに本実施例によれば、全体の回路を外部端子
により部分回路に分割し、部分回路毎に配置領域を設定
してセル配置を行なうため、回路の構造が保存しやすく
最適化も行ないやすい。

（実施例３）第５図は本発明の第３の実施例におけるセル配置方法の
アルゴリズム図を示すものである。第５図において、５
１は第１のセル行数決定手段、５２は第１のセル配置手
段、５３は第２のセル行数決定手段、５４はセル行数変
更手段である。第６図は本発明の第３の実施例における
セル行数変更手段を示している。第６図において、８１
は処理、６２はセル行数増加手段、６３はセル行数減少
手段、６４はセル行長調整手段を示している。

以上のように構成された本実施例のセル配置方法のアル
ゴリズムについて説明する。第１のセル行数決定手段５
１では回路の構成から求められるセル行数を決定する。

例えば、論理回路が５段の回路段数から構成される場合
、セル行数を５行と決定する。第１のセル配置手段５２
では、第１のセル行数決定手段５１で利用した論理構造
とセル行が対応するようにセルを配置する。すなわち、
回路段数とセル行が対応するようにセルを配置する。第
２のセル行数決定手段５３では、対象とする半導体集積
回路の外部の回路の配置状態から前記半導体集積回路の
最適な形状を実現するための第２のセル行数を決定する
。さらにセル行数変更手段５４で、第１のセル配置手段
５２により第１のセル行数に配置されたセルを第２のセ
ル行数に配置変更する。セル行数変更手段５４では、セ
ル行数増加手段６２により最も長いセル行を２セル行に
分割することによりセル行を増加させる。セル行数を減
少させる場合は、セル行数減少手段８３により最も短い
セル行を隣接するセル行に併合することによりセル行数
を減少させる。その後、セル行長調整手段６４によりセ
ルを隣接する他のセル行に移動してセル行の長さを揃え
る。

以上のように本実施例によれば、初期的に回路の構造を
保存してセル配置を行ない、その後配置改善を実行する
ため、回路の構造を考慮したセル配置を実現することが
できる。さらに、セル行数変更においても元の状態を利
用するため、処理時間も短時間で実行できる。

発明の効果以上説明したように、本発明によれば、各集合に入るセ
ルの順番に依存しないグループ化を実現し、かつ各集合
の間のセルどうしの結合度は小さく、集合内のセルの結
合度は大きいという特徴をもったセルのグループ化が可
能となる。

また、全体の回路が部分回路の規則的な繰り返し構造か
ら構成される場合、外部端子集合との結合強度により回
路全体を部分回路に分割して、部分回路毎に領域を割り
当ててセルの配置を行なうことにより部分回路の構造が
保存されやすい。また、部分回路に分割して対象を小さ
くすることによりセル配置の最適化が進みやすくなる。

また、セル行数を変更する場合に、第１のセル配置手段
により第１のセル行数に配置されたセルを第２のセル行
数に配置変更することにより、変更前の配置状態を保存
しやすく、処理時間も短縮され、その実用的効果は大き
い。

【図面の簡単な説明】

第１図は本発明の実施例１におけるセルのグループ化方
法のアルゴリズム図、第２図は同実，施例のグループ化
方法の概念図、第３図は実施例２におけるレイアウト図
、第４図は本発明の同実施例のセル配置方法のアルゴリ
ズム図、第５図は本発明の実施例３のセル配置方法のア
ルゴリズム図、第６図は同実施例のセル行数変更手段の
アルゴリズム図、第７図は従来のグループ化方法のアル
ゴリズム図、第８図は従来のセル配置方法のアルゴリズ
ム図、第９図は従来のセル配置方法のカット数計算を示
す概念図である。１１・・・クラスタ分割判定手段、１２・・・個数決定
手段、１３・・・シート選択手段、１４・・・セル分離
手段、１５・・・カット数最小化手段、２１．４１・・
・Ｉ／Ｏパッド、２２・・・セル行、２３・・・入力外
部端子、２４・・・出力外部端子、２５・・・外部端子
のグループ、３１・・・外部端子配置手段、３２・・・
集合作成手段、３３・・・回路分割手段、３４・・・領
域設定手段、３５・・・領域内配置手段、４２・・・左
側のクラスタの外部端子、４３・・・右側のクラスタの
外部端子、４４・・・カットライン、４５・・・対象ク
ラスタ、４６・・・左側のクラスタ、４７・・・右側の
クラスタ、４８・・・クラスタの左側にあるセル、４９
・・・クラスタの左側にある外部端子、５１・・・第ｌ
のセル行数決定手段、５２・・・第１のセル配置手段、
５３・・・第２のセル行数決定手段、５４・・・セル行
数変更手段、６１・・・変更判定手段、８２・・・セル
行数増加手段、６３・・・セル行数減少手段、８４・・
・セル行長調整手段。４１０・・・クラスタの右側にあ
るセル、４１１・・・クラスタの右側にある外部端子、
４１２・・・外部端子のグループ。

Claims

【特許請求の範囲】

（１）論理機能を含むポリセルを複数個並べてセル行を
形成し、セル行を複数行配置して行間に配線を施すこと
により構成されるポリセル方式の半導体集積回路におい
て、前記半導体集積回路に含まれるセルを２つの集合Ａ
及びＢそれぞれに分ける前記セルの個数を決定する個数
決定手段と、前記集合Ａと前記集合Ｂに入る前記セルを
決定するための結合度を計算する基準となるシートを、
前記半導体集積回路が外部回路と接続する外部端子と前
記集合Ａ及び前記集合Ｂに含まれないセルとの内から選
ぶシート選択手段と、前記シートとの結合度によって前
記集合Ａと前記集合Ｂに入る前記セルを決定するセル分
離手段と、前記集合Ａと前記集合Ｂとの間のセル交換に
より前記集合Ａと前記集合Ｂとの間に設定されたカット
ラインを横切る配線のカット数を最小化するカット数最
小化手段とを備えたセルのグループ化方法。
（２）論理機能を含むポリセルを複数個並べてセル行を
形成し、セル行を複数行配置して行間に配線を施すこと
により構成されるポリセル方式の半導体集積回路におい
て、前記半導体集積回路の内部の論理構造に基づいて、
前記半導体集積回路が外部回路と接続するための外部端
子を配置する外部端子配置手段と、配線の結合強度の強
い外部端子同士を１個の集合にまとめた外部端子集合を
作成する集合作成手段と、前記半導体集積回路に含まれ
るポリセルと前記外部端子集合との結合強度から前記半
導体集積回路を前記外部端子集合を含む２個以上の部分
回路に分割する回路分割手段と、前記外部端子集合の配
置位置に基づいて前記部分回路に含まれるポリセルを配
置するポリセル配置領域を設定する領域設定手段と、前
記部分回路に含まれるポリセルを前記部分回路毎に設定
された前記ポリセル配置領域に配置する領域内配置手段
とを備えたセル配置方法。
（３）論理機能を含むポリセルを複数個並べてセル行を
形成し、セル行を複数行配置して行間に配線を施すこと
により構成されるポリセル方式の半導体集積回路におい
て、前記半導体集積回路の内部の論理構造から最適な第
１のセル行数を決定する第１のセル行数決定手段と、前
記半導体集積回路に含まれるポリセルを前記第１のセル
行数に振り分けて配置する第１のポリセル配置手段と、
前記半導体集積回路の外部の回路の配置状態から前記半
導体集積回路の最適な形状を実現するための第２のセル
行数を決定する第２のセル行数決定手段と、前記第１の
ポリセル配置手段により前記第１のセル行数に配置され
たポリセルを前記第２のセル行数に配置変更するセル行
数変更手段とを備えたセル配置方法。
（４）セル行数変更手段は、１個のセル行に割り当てら
れたポリセルを２個のセル行に振り分けてセル行数を増
加させるセル行数増加手段と、２個のセル行に分けて配
置されたポリセルを併合して１個のセル行にしてセル行
数を減少させるセル行数減少手段と、不揃いになったセ
ル行の長さを揃えるセル行長調整手段を有することを特
徴とする特許請求の範囲第３項記載のセル配置方法。