JPH0830655A - 半導体装置の同期回路レイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置のレイアウト設計において、遅延
調整機構を備えた素子やブロックを用いることで、クロ
ックスキューを低減した同期回路を生成する。 【構成】 図１は、遅延調整機構を備えた同期素子を用
い、ブロック間配置配線工程１０１で配置配線を行な
い、遅延評価工程１０２で各同期素子間の遅延値を計算
し、スキューを求める。スキューの値を元に、遅延調整
工程１０３で、各同期素子毎に備えられた遅延調整機構
を変更し、遅延値を調整することで、クロックスキュー
を低減した同期回路を設計する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の同期回路
のレイアウトを設計する方法、特にクロック信号のスキ
ューを低減したレイアウト方法に関するものである。

【０００２】

【従来の技術】半導体装置の微細化、高密度化が進み、
大規模で且つ高速な半導体装置が開発されるに従い、配
線長の増加に伴う遅延値の増加が無視できなくなってき
ている。特に、クロック信号の遅延値差(スキュー)が大
きい場合、フリップフロップ等のクロック入力信号の到
着時間に差が生じ、半導体装置が不動、または、誤動作
などの悪影響を及ぼす。よって、前述したような悪影響
を解消する、「クロックツリー方式」等と呼ばれる方法
や、「スーパーバッファ方式」等と呼ばれる同期回路の
設計方法が提案されている。

【０００３】「クロックツリー方式」の同期回路の設計
方法としては、例えば、ブロック内部の同期をとる設計
方法として、公知例「イグザクト ゼロスキュー」(プ
ロシーディング アイ・イー・イー・イー インターナ
ショナル カンファレンスオン コンピュータ エイデ
ィッド デザイン:Proc. IEEE Int. Conferenceon
Computer-Aided Design, pp336-339, 1991)などがあ
る。公知例「イグザクト ゼロ スキュー」は、まず、
関係のあるセルを幾つかのクラスタと呼ばれるグループ
に分け、各クラスタ内の負荷容量が均等になるように２
分割処理を繰り返すクラスタリングを行ない、クラスタ
内のクロック端子を最短経路配線する。さらに、再帰２
分割処理により、クラスタ間のノードにディレイ最小と
なるようなドライバセルを挿入し、階層的なツリー構造
を形成する。そして、最も下位の階層から順に、ツリー
の分岐点を素キュー最小とすることで配線を最小にし、
各階層の配線終了後、バッファセルの位置やサイズを変
更することによってスキューを低減、または、解消する
ものである。

【０００４】また、「スーパーバッファ方式」と呼ばれ
る同期回路の設計方式としては、例えば、ブロック間の
同期をとる設計方法として、半導体装置の上下端や左右
端に非常に大きなドライブ能力のあるバッファーを配置
し、それらのバッファの出力を充分に太い幹線で接続
し、その幹線からクロックの信号の供給を必要とするチ
ャネルに支線を配する方法がある。この方法は、クロッ
ク供給の配線を充分に太くすることにより配線の抵抗成
分による遅延値差を低減し、充分に強力なバッファを用
いることにより太い配線により生じる非常に大きな寄生
容量による遅延値を小さくするというものである。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
技術では、「クロックツリー方式」では、専用の配置配
線のアルゴリズムを使用する必要があり、専用のアルゴ
リズムを備えた自動配置配線システムを開発しなければ
ならない。また、多数のドライバセルの挿入、移動、お
よび、クラスタ間の配線を必要とするため、半導体装置
の面積増加が避けられない。更に、遅延値の調整は、ド
ライバのサイズ変更によって行なわれるため、遅延値の
微調整を行なうことが困難であった。

【０００６】また、「スーパバッファ方式」では、スキ
ュー値を充分な値以下にするためには充分に太いクロッ
ク供給幹線を準備し、充分に大きな駆動能力を持つドラ
イバーを用いなければならないため、チップ面積の増加
や消費電力の増大が発生する場合があった。

【０００７】本発明は、かかる点に鑑みてなされたもの
で、配置配線に専用のアルゴリズムを用いることなく、
既存の自動配置配線システムを利用し、かつ、クロック
供給のためのドライバー、クラスタ間の配線、非常に太
いクロック配線、及び、非常に大きな駆動能力のバッフ
ァ等による、チップ面積や消費電力のオーバーヘッドが
無い、同期回路でのクロックスキュー値を押えた設計を
行なえる同期回路設計方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】この目的を達成するため
に、本発明の同期回路レイアウト設計方法は、同期素子
のクロック入力毎に独立に遅延値を調整できる遅延調整
機構を備えた同期素子を準備し、与えられた回路接続情
報に従ってセルの配置配線を行なうブロック内配置配線
工程と、前記のブロック内配置配線工程後に、作成され
たレイアウト結果に対して、ブロックのクロック供給口
から各同期素子のクロック入力までの遅延値を求める遅
延評価工程と、前記の遅延評価工程後に、求められた遅
延値を元に、同期して動作すべき各同期素子のクロック
スキュー値がある定められたスキュー値以内になるよう
に、各同期素子のクロック入力の前記の遅延調整機構の
遅延値を調整する遅延調整工程とを含むことを特徴とす
る。

【０００９】さらに、遅延調整工程が、少なくとも配線
の長さを可変とすることにより遅延値を調整することを
特徴とする。

【００１０】さらに、遅延調整工程が、少なくとも回路
中の容量値を可変とすることにより遅延値を調整するこ
とを特徴とする。

【００１１】さらに、遅延調整工程が、少なくともゲー
ト段数を可変とすることにより遅延値を調整することを
特徴とする。

【００１２】また、本発明の同期回路レイアウト設計方
法は、各ブロックへのクロック供給信号毎に独立に遅延
値を調整できる遅延調整機構を備えたクロックバッファ
を準備し、与えられた回路接続情報に従ってブロックの
配置を行なうブロック配置工程と、前記のブロック配置
工程後に、作成されたレイアウト結果に対して、クロッ
ク供給口から各ブロックのクロック入力までの遅延値を
求めるブロック間遅延評価工程と、前記のブロック間遅
延評価工程後に、求められた遅延値を元に、同期して動
作すべき各ブロックのクロック供給口間のクロックスキ
ュー値がある定められたスキュー値以内になるように、
前記の各ブロックへのクロック供給信号毎の遅延調整機
構の遅延値を調整するブロック間値遅延調整工程とを含
むことを特徴とする。

【００１３】さらに、ブロック間値遅延調整工程が、少
なくとも配線の長さを可変とすることにより遅延値を調
整することを特徴とする。

【００１４】さらに、ブロック間値遅延調整工程が、少
なくとも回路中の容量値を可変とすることにより遅延値
を調整することを特徴とする。

【００１５】さらに、ブロック間値遅延調整工程が、少
なくともゲート段数を可変とすることにより遅延値を調
整することを特徴とする。

【００１６】

【作用】本発明は上記の方法により、ブロック内配置配
線工程により与えられた回路接続情報に従ってブロック
内のレイアウトを作成する。面積オーバヘッドの原因に
なる、クロック信号用の特殊なバッファやクラスタリン
グ配線等は挿入しない。次に、遅延評価工程により作成
したレイアウト中の各同期素子のクロック入力ピンに関
して、ブロックのクロック入力からの遅延値を求める。
そして、遅延調整工程により、前記の遅延評価工程で求
めたブロックのクロック入力から各同期素子のクロック
入力ピンまでの遅延を元に、各同期素子のクロック入力
に備えられた遅延値調整機構の遅延値を、ブロックのク
ロック入力からその同期素子のクロック入力までの遅延
値が小さいものには遅延調整機構の遅延値を大きな値に
設定し、逆に、ブロックのクロック入力からその同期素
子のクロック入力までの遅延値が大きいものには遅延調
整機構の遅延値を小さな値に設定する。

【００１７】ここで、ブロックのクロック入力から各同
期素子のクロック入力までの遅延値と遅延調整機構での
遅延値との合計値が、実際に各同期素子の同期動作が行
なわれる時間になるため、その値を一律の値とすること
によりスキューを低減、又は、無くすことが可能であ
る。かつ、スキュー値の低減は、各同期素子のクロック
入力部に設けた遅延値調整機構で行なうため、クロック
信号用の多数のバッファや専用のクラスタリング配線等
を必要としないので、面積や回路全体の遅延の最適化を
優先して行なうことが可能であり、ブロック内のレイア
ウト設計において、面積及び遅延値の最適化とクロック
スキュー低減とを両立させることができる。

【００１８】また、ブロック配置工程により与えられた
回路接続情報に従って各ブロックの配置を決定する。な
お、ここで、引続き配置したブロック間の配線を行なっ
ても良い。次に、ブロック間遅延評価工程により、作成
されたレイアウト結果から、上位階層のクロック供給
口、すなわち、チップレベルのブロック間のレイアウト
設計を行なっている時はチップのクロック供給口、ビル
ディングブロック方式の中間ブロックならば上位階層の
ブロックのクロック供給口から、各ブロックのクロック
入力までの遅延値を求める。配置のみが行なわれている
場合には、位置関係から遅延値を計算し、配線までが行
なわれたいるならば配線に従った遅延値を計算する。そ
して、ブロック間遅延調整工程により、各ブロックのク
ロック供給信号毎のクロックバッファ中の遅延値調整機
構の遅延値を、上位階層のクロック供給口からそのブロ
ックのクロック入力までの遅延値が小さいものには遅延
調整機構の遅延値を大きな値に設定し、逆に、上位階層
のブロックのクロック供給口からそのブロックのクロッ
ク入力までの遅延値が大きいものには遅延調整機構の遅
延値を小さな値に設定する。

【００１９】ここで、上位階層のブロックのクロック入
力から各ブロックのクロック入力までの初期状態の遅延
値とクロックバッファの遅延調整機構での遅延値との合
計値が、実際に各ブロックへクロック信号が伝搬する時
間になるため、その値を一律の値とすることにより、ブ
ロック間でのスキューを低減、又は、無くすことが可能
である。かつ、スキュー値の低減は、クロックバッファ
に設けた遅延値調整機構で行なうため、クロック信号用
の多数のバッファや専用のクラスタリング配線等、ま
た、スーパーバッファ方式等で用いられる非常に面積の
大きな駆動バッファや非常に太いクロック供給幹線を必
要としないので、ブロック間のレイアウト設計におい
て、面積及び遅延値の最適化とクロックスキュー低減と
を両立させることができる。

【００２０】

【実施例】

(実施例１)以下、本発明の第１の実施例について、図面
を用い説明する。本発明の概略を図１に示すフロー図を
用いて説明する。図１に示すように本発明は、ブロック
内配置配線工程１０１、遅延評価工程１０２、遅延調整
工程１０３から構成されている。

【００２１】開始にあたって、作成する半導体装置のク
ロック入力を必要とする各同期素子には、内部に遅延値
を調整することができる機構（以後、遅延値調整機構）
が備えられたものを使用する。また、使用する同期素子
の遅延調整機構に応じて、遅延調整機構の遅延を調整す
るための専用のアルゴリズムを準備する。

【００２２】ブロック内配置配線工程１０１では、ブロ
ック内の配置配線を用いて、ブロック面積、総配線長が
最小となるよう回路接続情報に従って、配置配線を行な
う。

【００２３】ブロック内配置配線工程１０１で、配置配
線が行なわれたレイアウト結果に対し、遅延評価工程１
０２において、ブロックのクロック端子から、クロック
信号を必要とする各同期素子のクロック信号入力端子
（以後、クロック信号入力端子）までの遅延値を計算
し、スキューを求める。遅延評価工程１０２で求めたス
キューが、半導体装置が正常に動作する範囲内のスキュ
ーやすべての同期素子のスキューが０になるなど、予め
定められたスキューの条件を満たす場合、回路設計を終
了する。しかし、スキューが条件を満たさない場合、ス
キューを減少、または、解消するために、遅延調整工程
１０３において遅延値を調整する。

【００２４】遅延調整工程１０３において、遅延評価工
程１０２で計算したスキューの値から必要となる遅延値
を調整するための情報を作成し、その情報を専用のアル
ゴリズムに与える。以上の工程により、本発明の同期回
路の設計方法は、面積及び遅延値の最適化とクロックス
キュー低減とを両立させることができる。

【００２５】一実施例を図４を使用し説明する。図４
は、同期素子領域４０１と遅延調整素子領域４０２から
なる同期素子４０３、同期素子のクロック信号入力端子
４０４、デザインルールを満たし、且つ、遅延調整機構
挿入領域４０２と同じ大きさの領域に、予めいろいろな
配線長の配線が作成された配線長調整素子４０５、予め
複数の容量値の容量が作成された容量値調整素子４０
６、予め小さな複数のゲート、または、いろいろなサイ
ズのゲートが作成されたゲート調整素子４０７、予めい
ろいろな長さの配線といろいろな容量値の容量を組み合
わせたものが作成された配線長容量値調整素子４０８、
予めいろいろな長さの配線と複数、または、サイズの異
なるゲートが組み合わせたものが作成された配線長ゲー
ト調整素子４０９、予めいろいろな容量値の容量と複
数、または、サイズの異なるゲートを組み合わせたもの
が作成された容量値ゲート調整素子４１０、予めいろい
ろな長さの配線、いろいろな容量値の容量、及び、複
数、または、サイズの異なるゲートを組み合わせたもの
が作成された配線長容量値ゲート調整素子４１１のよう
な各種遅延調整素子と遅延調整機構挿入領域に挿入され
た調整素子とクロック入力端子４０４に接続するために
使用される遅延調整素子接続ノード４１２を示す。

【００２６】また、本発明の特徴を理解し易くするため
に、同期素子領域４０１の構造図の大部分を省略する。

【００２７】同期素子４０３を使用し、本発明の同期回
路設計方法を実施するために、使用される同期素子４０
３と各遅延調整素子４０５〜４１１を接続した時のクロ
ック入力端子４０４の遅延値を計算した遅延調整素子対
応表とレイアウト結果の各同期素子ごとに計算されたス
キューをもとに、遅延調整素子変換表の中から最適な遅
延調整素子を選択後、選択した遅延調整素子を遅延調整
機構挿入領域４０２に挿入し、容量値調整素子４０６以
外の遅延値素子が、遅延調整機構挿入領域４０２に挿入
された場合、遅延素子接続ノード４１２間の配線を除去
する専用のアルゴリズムを準備する。

【００２８】ブロック内配置配線工程１０１で回路接続
情報に従って配置配線を行なう。作成されたレイアウト
結果に対して、遅延評価工程１０２において、ブロック
のクロック入力から各同期素子４０３のクロック信号入
力端子４０４までの遅延値を計算し、スキューを求め
る。求められたスキューが、ある定められた条件を満た
せば、回路設計を終了する。しかし、スキューがある定
められた条件を満たさない場合、遅延調整工程１０３を
実行する。

【００２９】遅延調整工程１０３では、スキューの値を
もとに、予め作成しておいた遅延調整素子対応表から最
適な遅延調整素子を遅延調整素子４０５〜４１１の中か
ら選択する。そして、同期素子の遅延調整素子挿入領域
４０３に挿入し、遅延調整素子４０６以外の遅延調整素
子が挿入された場合、接続ノード４１２間の配線を除去
する。以上の工程により、本発明の同期回路の設計方法
は、面積及び遅延値の最適化とクロックスキュー低減と
を両立させることができる。

【００３０】本発明では、予め同期素子内部に備えた領
域で遅延調整を行なうため、従来の技術のように、遅延
値を調整する際にバッファセルを適時挿入する必要がな
いため、配置配線を行なう前に、より正確な面積見積も
りが可能となる。同期素子内部に遅延値を調整する領域
が使用されない場合、面積増加に継る可能性があるが、
本発明では、遅延調整のためのバッファの挿入、移動や
クラスタリングによる面積増加が生じないため、従来の
技術と比較すると問題にならない。

【００３１】また、従来の技術では、遅延調整時に、同
期素子、または、バッファセルの配置の変更、配置の変
更に伴う配線の変更など遅延値を調整するためのアルゴ
リズムが複雑であったが、本発明では、予め作成した遅
延素子変換表の中から最適な遅延素子を選択し、遅延素
子を挿入するための領域に挿入するという簡単なアルゴ
リズムで遅延値を調整することができるため、短時間で
スキューを調整することができる。更に、各同期素子毎
に遅延値を調整するため、より詳細なスキューの調整が
できる。

【００３２】なお、遅延調整素子挿入領域４０３、遅延
素子接続ノード４１２や遅延調整素子４０５〜４１１の
形状、位置、大きさ、および、数は任意である。例え
ば、遅延調整素子を同期素子の内部ではなく、同期素子
の上端、下端、または、上下端に接続することもでき
る。この場合、各同期素子に遅延調整機構挿入領域を必
要としないため、より面積最小の同期回路を設計するこ
とができるが、セル列間に遅延調整素子を挿入するのに
充分な空間が必要である。

【００３３】また、本実施例では、遅延値調整を容易に
するため遅延調整素子対応表を使用したが、使用しなく
てもよい。

【００３４】図４では、遅延調整素子を挿入する方法を
示したが、遅延調整素子に相当する配線、容量、ゲート
を予め同期素子内部に予め作成したもの、または、セル
ジェネレータにより、スキューの値から最適な遅延値を
もつ同期素子を生成したものを本発明で使用する同期素
子として使用しても良い。

【００３５】(実施例２)本発明の第２の実施例につい
て、図面を用いて説明する。本実施例は、図１のフロー
において、クロック入力を必要とする同期素子の配線長
を調整することができる遅延調整機構を備えた同期素子
を使用することを特徴とする。

【００３６】一実施例として、図５に示すような同期素
子を使用する場合について説明する。図５は、同期素子
の遅延調整に関する部分の構造図のみを記す。図５は、
それぞれ、同期素子５０１、同期素子５０１のクロック
信号入力端子５０２、クロック信号入力端子５０３に接
続する配線上のノード５０３を示す。本発明の特徴を理
解し易くするために、同期素子５０１の構造図の大部分
を省略する。

【００３７】図１のフローに従い、本実施例の設計方法
を説明する。図５に示した同期素子を使用し、本発明の
同期回路設計方法を実施するために、各同期素子のスキ
ューの値とクロック信号入力端子５０２の容量を元に最
適な配線の抵抗値を計算し、同期素子の配線長を変える
ために使用する配線の単位面積当たりの抵抗値と配線幅
から最適な配線長を求め、遅延調整のための最適な配線
をデザインルールを満たすよう生成する専用のアルゴリ
ズムを準備する。

【００３８】実施例１と同様に、ブロック内配置配線工
程１０１と遅延評価工程１０２を行ない、ブロックのク
ロック端子から、各同期素子のクロック信号入力端子５
０２までの遅延値を計算し、各同期素子のクロック信号
入力端子５０２のスキューを求める。

【００３９】スキューが、ある定められた条件を満たす
場合、同期回路の設計を終了する。しかし、スキューが
ある定められた条件を満たさない場合、遅延調整工程１
０３において、予め準備した専用のアルゴリズムによっ
て、各同期素子のスキューの値とクロック信号入力端子
５０２の容量値を元に、最適な配線長を求め、ノード５
０３から最適な配線層、及び、配線長の配線を生成す
る。以上により、面積及び遅延値の最適化とクロックス
キュー低減とを両立させることができる。

【００４０】図６に、本実施例を実行した結果を示す。
図６は、セル列６０１、配線チャネル６０２、遅延値を
調整するために配線チャネルの内部に生成された配線チ
ャネル内遅延値調整用配線６０３、遅延値を調整するた
めにセル列上に生成されたセル列上遅延調整用配線６０
４を示す。

【００４１】なお、配線長の変更に使用する配線層は、
任意である。また、本実施例と前記実施例１の遅延調整
の特徴とアルゴリズムの特徴を併用すれば、より大きな
スキューの問題を解消することができる。

【００４２】（実施例３）本発明の第３の実施例につい
て、図面を用いて説明する。

【００４３】本実施例は、図１のフローにおいて、クロ
ック入力を必要とする同期素子に備えられた遅延調整機
構部の容量を調整することができる同期素子を使用する
ことを特徴とする。

【００４４】一実施例として、図７に示すような同期素
子を使用する場合について説明する。図７の同期素子
は、同期素子の遅延調整機構の拡大図である。図７は、
同期素子７０１、遅延調整領域７０２、同期素子７０１
のクロック信号入力端子７０３、クロック信号入力端子
７０３の配線に接続されたノード７０４を示す。

【００４５】図１のフローに従い、本実施例の同期回路
の設計方法を説明する。図７に示した同期素子を使用
し、本発明の同期回路設計方法を実施するために、デザ
インルールを満たし、且つ、遅延調整領域７０２の範囲
内に生成する配線の面積に対する容量値を予め計算した
容量値対応表とスキューを元に、最適な容量値を計算
し、容量値対応表より最適な配線幅と配線長の配線を決
定後、ノード７０４から最適な配線を遅延調整領域７０
２に生成する専用のアルゴリズムを準備する。

【００４６】実施例１と同様に、ブロック内配置配線工
程１０１と遅延評価工程１０２を行い、各同期素子のス
キューを求める。

【００４７】スキューがある定められた条件を満たす場
合、同期回路の設計を終了する。しかし、スキューが条
件を満たさない場合、遅延値調整工程１０３において、
スキューの値を元に、各同期素子の遅延値を調整するた
めに最適な容量値を計算し、予め準備した容量値対応表
より最適な配線の幅と長さを決定する。そして、ノード
７０４から遅延調整領域７０２上に最適な配線を引くこ
とで、スキューを調整することができる同期回路の設計
方法である。

【００４８】図８に、本実施例を実行し、同期素子７０
１内部の遅延調整領域７０２に遅延値を調整するための
最適な容量値を与えるために発生した容量調整用配線８
０１を示す。

【００４９】なお、本実施例では、遅延値を調整するた
めに遅延調整領域を同期素子内部に予め準備したが、同
期素子内部に空き領域を使用しても良い。同期回路の遅
延調整に配線を使用したが、配線以外のものを使用して
も良い。

【００５０】本実施例では、遅延値調整を容易にするた
め容量値対応表を使用したが、使用しなくても良い。

【００５１】また、本実施例と前記実施例２に示したの
遅延調整機構の特徴とアルゴリズムの特徴を併用すれ
ば、より大きなスキューを調整することができる。

【００５２】（実施例４）本発明の第４の実施例につい
て、図面を用いて説明する。

【００５３】本実施例は、図１のフローにおいて、クロ
ック入力を必要とする各同期素子に備えられた遅延調整
機構部の複数の小さなゲートの段数を調整することがで
きる同期素子を使用することを特徴とする。

【００５４】一実施例として、図９に示すような同期素
子を使用する場合について説明する。図９は、同期素子
９０１、遅延調整領域９０２、クロック信号入力端子９
０３、遅延調整領域９０２に作成された複数の小さなバ
ッファ素子９０４、バッファ素子９０４の入出力とクロ
ック信号入力端子９０３に接続する配線とを配線するた
めのノード９０５を示す。図９は、本発明を理解し易く
するために、同期素子９０１の構造図の大部分を省略し
た。

【００５５】図１のフローに従い、本実施例の同期回路
設計方法を説明する。図９に示したような同期素子を使
用し、本発明の同期回路設計方法を実施するために、同
期素子に作成したバッファ素子９０４の組み合せによる
同期素子の遅延値を予め計算した遅延値バッファ対応表
とスキューを元に遅延値バッファ対応表から最適なバッ
ファ素子９０４の組合せを選択し、ノード９０５から選
択したゲートの組合せに応じて、遅延調整領域９０２に
作成されたゲートの入出力をそれぞれ直列、または、並
列に接続後、ノード９０５間の配線を除去する専用のア
ルゴリズムを準備する。

【００５６】実施例１と同様にブロック内配置配線工程
１０１と遅延評価工程１０２を行ない、各同期素子間の
スキューを求める。

【００５７】スキューがある定められた条件を満たす場
合、同期回路の設計を終了する。しかし、スキューがあ
る定められた条件を満たさない場合、遅延値調整工程１
０３において、予め準備した専用のアルゴリズムを使用
し、スキューを元に予め準備した遅延値ゲート対応表か
ら最適なバッファ素子９０４の組合せを選択し、選択し
たバッファ素子９０４の組合せに応じて、ノード９０５
から遅延調整領域９０２に作成されたバッファ素子９０
４の入出力をそれぞれ直列、または、並列に接続後、ノ
ード９０５間の配線を除去する。以上の工程により、面
積及び遅延値の最適化とクロックスキューの低減とを両
立させることができる。

【００５８】なお、遅延調整領域９０２と遅延調整領域
９０４に作成するバッファ素子９０４の数、サイズ、場
所は、任意である。本実施例では、遅延値調整を容易に
するために、遅延値ゲート対応表を使用したが、使用し
なくても良い。

【００５９】実施例４では、遅延調整部に複数の小さな
ゲートを作成したが、同期素子の遅延調整機構に複数の
小さな容量、または、その両方作成しても良い。

【００６０】また、本実施例と前記実施例２に示した遅
延調整の特徴とアルゴリズムの特徴を併用することで、
より大きなスキューの問題を解消することができる。

【００６１】（実施例５）本発明の第５の実施例につい
て、図面を用いて説明する。

【００６２】本発明の概略を図２に示すフロー図を用い
て説明する。図２に示すように本発明は、ブロック配置
工程２０１、ブロック間遅延調整工程２０２、遅延調整
ブロック生成工程２０３、ブロック配置改善工程２０
４、ブロック間配線工程２０５、ブロック間遅延調整工
程２０６から構成される。

【００６３】開始にあたって、ブロック間の遅延値を調
整するための遅延調整ブロックと遅延調整ブロックに応
じて作成された専用のアルゴリズムを準備する。

【００６４】ブロック配置工程２０１では、手動、また
は、ブロック間配置アルゴリズムを使用し、ブロック内
の配置配線が完了したブロック（以後、ハードブロッ
ク）、ブロック内の配置配線は完了していないが、ブロ
ック形状、大きさが概算されているブロック（以後、ソ
フトブロック）と適当なサイズの遅延調整ブロックを配
置する。

【００６５】ブロック配置工程２０１で、ブロックを配
置した結果に対し、ブロック間遅延評価工程２０２にお
いて、遅延調整ブロックの中心からクロックを必要とす
る各ブロックのクロック端子までのスキューが最大にな
るよう遅延値を概算する。

【００６６】遅延調整ブロック生成工程２０３では、概
算されたスキューを元に遅延調整ブロックの大きさを概
算する。この時、ブロックの位置関係から、遅延調整ブ
ロックの外枠に各ブロックのクロック端子に接続するた
めの端子とクロック供給口からクロック入力を得るため
の端子を生成する。

【００６７】ブロック間配置改善工程２０４において、
開始時に使用した遅延調整ブロックを、形状と大きさと
クロック信号の入出力端子の位置情報だけをもつ遅延調
整ブロックと交換し、ブロックの配置を改善する。

【００６８】ブロック間配線工程２０５で、ブロック間
配線アルゴリズムを使用し、回路接続情報を元にブロッ
ク間を配線する。

【００６９】作成されたレイアウト結果に対し、再度、
ブロック間遅延評価工程２０４を行なう。この時、遅延
調整ブロックに作成されたクロック端子から、各ブロッ
クのクロック端子までの遅延値を計算し、スキューを求
める。ソフトブロックが含まれる設計の場合、ブロック
全体のスキューが最大になる値を求める。

【００７０】求めたスキューが、予め定められた条件を
満たす場合、ソフトブロック内を配置配線し、同期回路
の設計を終了する。しかし、スキューが、条件を満たさ
ない場合、ブロック間遅延調整工程２０４を行なう。

【００７１】ブロック間遅延調整工程２０４では、スキ
ューの値から遅延を調整するために必要となる情報を作
成し、専用のアルゴリズムに与える。以上の工程によ
り、面積及び遅延値を最適化とクロックスキューの低減
とを両立することができる。

【００７２】一実施例を図１０を使用し説明する。図１
０は、遅延調整ブロック１００１、クロック供給口から
遅延調整ブロックにクロックを入力するクロック入力端
子１００２、各ブロックのクロック端子に接続する遅延
調整ブロックのクロック出力端子１００３、遅延調整素
子を挿入するため遅延調整素子挿入領域１００４、デザ
インルールを満たし、且つ、遅延調整素子挿入領域と同
じ高さの領域に、予めいろいろな配線長の配線が作成さ
れた配線長調整素子１００５、予め複数の容量値の容量
が作成された容量値調整素子１００６、予め小さな複数
のゲート、または、いろいろなサイズのゲートが作成さ
れたゲート調整素子１００７、予めいろいろな長さの配
線といろいろな容量値の容量を組み合わせたものが作成
された配線長容量値調整素子１００８、予めいろいろな
長さの配線と複数、または、サイズの異なるゲートを組
み合わせたものが作成された配線長ゲート調整素子１０
０９、予めいろいろな容量値の容量と複数、または、サ
イズの異なるゲートを組み合わせたものが作成された容
量値ゲート調整素子１０１０、予めいろいろな長さの配
線、いろいろな容量値の容量、及び、複数、または、サ
イズの異なるゲートを組み合わせたものが作成された配
線長容量値ゲート調整素子１０１１、内部に遅延を調整
するための素子が何も作成されていないダミー遅延調整
素子を示す。

【００７３】遅延調整ブロック１００１を使用し、本発
明の同期回路設計方法を実施するために、専用のアルゴ
リズムを準備する。本実施例で使用するアルゴリズム
は、遅延調整ブロック１００１に挿入できる遅延素子挿
入領域１００４の大きさと各ブロックのスキューの値か
ら、最適な遅延調整素子の組合せを選択し、遅延調整素
子挿入領域１００４に遅延調整素子１００５〜１０１１
から選択された遅延調整素子を挿入後、遅延調整素子、
クロック入力端子１００２とクロック出力端子１００３
を接続するものである。

【００７４】ブロック配置工程２０１で、ソフトブロッ
ク、ハードブロック、適当なサイズの遅延調整ブロック
を既存のブロック配置アルゴリズムを使用し、最適な位
置に配置する。

【００７５】配置結果を元に、ブロック間遅延評価工程
２０２において、遅延調整ブロックの中心から、クロッ
ク入力を必要とする各ブロックのクロック端子までの遅
延値をスキューが最大になるように概算する。

【００７６】概算されたスキューを元に、遅延調整ブロ
ック生成工程２０３において、最適な遅延調整ブロック
のサイズと形状を決定する。その時、ブロックの位置関
係とクロック供給口の位置関係から、それぞれ各クロッ
ク入力を必要とするブロックに接続するクロック出力端
子１００３と遅延調整ブロック１００１にクロック信号
を供給するためのクロック入力端子１００２を遅延調整
ブロックの外枠の最適な位置に生成する。

【００７７】ブロック配置改善工程２０４で、作成され
た遅延調整ブロックを開始時に使用した遅延調整ブロッ
クと交換し、ブロックの配置を改善する。

【００７８】改善された配置結果を使用し、ブロック間
配線工程２０２において、既存のブロック間配線アルゴ
リズムを使用し、回路接続情報を元にブロック間を配線
する。

【００７９】再度、ブロック間遅延評価工程２０２で、
作成されたレイアウト結果から、遅延調整ブロック１０
０１の各クロック出力端子１００３とクロック入力を必
要とする各ブロックのクロック端子までの遅延値を計算
し、各ブロック間のスキューを求める。ソフトブロック
を使用している場合、スキューが最大となるようなスキ
ューを求める。

【００８０】求めたスキューが、予め定められたスキュ
ーの条件を満たせば、同期回路の設計を終了する。しか
し、条件を満たさない場合、ブロック間遅延調整工程２
０６を実行する。

【００８１】ブロック間遅延調整工程２０６では、予め
準備しておいた専用のアルゴリズムを使用し、遅延調整
ブロック１００１の遅延素子挿入領域１００４の大きさ
と各ブロックのスキューの値から、最適な遅延調整素子
の組合せを選択し、遅延調整素子挿入領域１００４に遅
延調整素子１００５〜１０１１から選択された遅延調整
素子を挿入する。遅延調整ブロック生成工程２０３で生
成したブロックが、ブロック間配線工程２０５の後に計
算した遅延値よりも大きいため、遅延調整素子が挿入さ
れない遅延調整素子挿入領域１００４が存在する場合、
内部に遅延を調整するための素子が作成されていないダ
ミー遅延調整素子１０１２を挿入する。そして、挿入し
た遅延調整素子１００５〜１０１１とクロック入力端子
１００２及びクロック出力端子１００３を接続すること
で、面積及び遅延値の最適化とクロックスキューの低減
を両立することができる。

【００８２】なお、遅延調整領域及び遅延調整ブロック
のサイズ、位置、形状、任意である。

【００８３】また、遅延調整ブロックとして遅延調整ブ
ロック１００１の中に、遅延調整素子１００５〜１０１
１に相当する遅延調整素子を予め作成したものや論理ア
レイを使用しても良い。スキューの値を元に、スキュー
を調整するために、最適な素子をジェネレータにより適
時生成しても良い。

【００８４】また、図３に示すようなフロー図に示すよ
うに、ブロック間配線工程２０５をブロック間遅延評価
調程２０２よりも前に行なうことができる。この場合、
遅延調整ブロックの最適化が設計中に行なえなくなるた
め、開始時に選択した遅延調整ブロックが大きい場合、
遅延調整に使用されない領域が無駄になる。逆に、遅延
調整ブロックが小さい場合、スキューを解消するため
に、図３に示す全工程を再度実施しなければならない。

【００８５】

【発明の効果】以上述べてきた様に、本発明に係る半導
体装置の同期回路レイアウト設計方法によれば、特殊な
アルゴリズムの専用の自動配置配線システムにより、多
数のドライバーセルやツリー状の配線を作成するのでは
なく、回路レイアウト面積及び配線による遅延の最適化
を充分に行なえる自動配置配線システムを用い、かつ、
各同期素子のクロック入力部又はクロックバッファ部で
レイアウト後に遅延値を調整することにより全体のクロ
ック信号のスキュー値を低減することができ、面積及び
速度の最適化とクロック信号のスキュー値低減の両者を
満足したレイアウトを設計を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体装置の同期回路
レイアウト設計方法のフロー図

【図２】本発明の一実施例を示す半導体装置の同期回路
レイアウト設計方法のフロー図

【図３】本発明の一実施例を示す半導体装置の同期回路
レイアウト設計方法のフロー図

【図４】本発明の一実施例を示す遅延調整機構つき同期
素子と遅延調整素子を示す図

【図５】本発明の一実施例を示す遅延調整機構つき同期
素子を示す図

【図６】本発明の一実施例の実行結果を示す図

【図７】本発明の一実施例を示す遅延調整機構つき同期
素子を示す図

【図８】本発明の一実施例を示す遅延調整機構つき同期
素子を示す図

【図９】本発明の一実施例を示す遅延調整機構つき同期
素子を示す図

【図１０】本発明の一実施例を示す遅延調整機構調整ブ
ロックと遅延調整素子を示す図

【符号の説明】

１０１ ブロック内配置配線工程 １０２ 遅延評価工程 １０３ 遅延調整工程 ２０１ ブロック配置工程 ２０２ ブロック間遅延評価工程 ２０３ 遅延調整ブロック生成工程 ２０４ ブロック配置改善工程 ２０５ ブロック間配線工程 ２０６ ブロック間遅延調整工程 ４０１ 同期素子領域 ４０２ 遅延調整領域 ４０３ 同期素子 ４０４ クロック信号入力端子 ４０５ 配線長調整素子 ４０６ 容量値調整素子 ４０７ ゲート調整素子 ４０８ 配線長容量値調整素子４０９ 配線長ゲート調
整素子 ４１０ 容量値ゲート調整素子 ４１１ 配線長容量値ゲート調整素子 ４１２ 遅延調整素子接続ノード ５０１ 同期素子 ５０２ クロック信号入力端子 ５０３ ノード ６０１ セル列 ６０２ 配線チャネル ６０３ 配線チャネル内遅延調整配線 ６０４ セル列上遅延調整配線 ７０１ 同期素子 ７０２ 遅延調整領域 ７０３ クロック信号入力端子 ７０４ ノード ８０１ 容量調整用配線 ９０１ 同期素子 ９０２ 遅延調整領域 ９０３ クロック信号入力端子 ９０４ 遅延調整用バッファ素子 ９０５ ノード １００１ 遅延調整ブロック １００２ クロック入力端子 １００３ クロック出力端子 １００４ 遅延調整素子挿入領域 １００５ 配線超調整素子 １００６ 容量値調整素子 １００７ ゲート調整素子 １００８ 配線長容量値調整素子 １００９ 配線長ゲート調整素子 １０１０ 容量値ゲート調整素子 １０１１ 配線長容量値ゲート調整素子 １０１２ ダミー遅延調整素子

Claims (8)

【特許請求の範囲】
1. 【請求項１】同期素子のクロック入力毎に独立に遅延値
   を調整できる遅延調整機構を備えた同期素子を用いた同
   期回路レイアウト設計方法であって、 与えられた回路接続情報に従ってセルの配置配線を行な
   うブロック内配置配線工程と、 前記のブロック内配置配線工程後に、作成されたレイア
   ウト結果に対して、ブロックのクロック供給口から各同
   期素子のクロック入力までの遅延値を求める遅延評価工
   程と、 前記の遅延評価工程後に、求められた遅延値を元に、同
   期して動作すべき各同期素子のクロックスキュー値があ
   る定められたスキュー値以内になるように、各同期素子
   のクロック入力の前記の遅延調整機構の遅延値を調整す
   る遅延調整工程とを含むことを特徴とする半導体装置の
   同期回路レイアウト設計方法。
2. 【請求項２】遅延調整工程が、少なくとも、配線の長さ
   を可変とすることにより遅延値を調整することを特徴と
   する請求項１記載の半導体装置の同期回路レイアウト設
   計方法。
3. 【請求項３】遅延調整工程が、少なくとも、回路中の容
   量値を可変とすることにより遅延値を調整することを特
   徴とする請求項１記載の半導体装置の同期回路レイアウ
   ト設計方法。
4. 【請求項４】遅延調整工程が、少なくとも、ゲート段数
   を可変とすることにより遅延値を調整することを特徴と
   する請求項１記載の半導体装置の同期回路レイアウト設
   計方法。
5. 【請求項５】各ブロックへのクロック供給信号毎に独立
   に遅延値を調整できる遅延調整機構を備えたクロックバ
   ッファを用いた同期回路レイアウト設計方法であって、 与えられた回路接続情報に従ってブロックの配置を行な
   うブロック配置工程と、 前記のブロック配置工程後に、作成されたレイアウト結
   果に対して、クロック供給口から各ブロックのクロック
   入力までの遅延値を求めるブロック間遅延評価工程と、 前記のブロック間遅延評価工程後に、求められた遅延値
   を元に、同期して動作すべき各ブロックのクロック供給
   口間のクロックスキュー値がある定められたスキュー値
   以内になるように、前記の各ブロックへのクロック供給
   信号毎の遅延調整機構の遅延値を調整するブロック間値
   遅延調整工程とを含むことを特徴とする半導体装置の同
   期回路レイアウト設計方法。
6. 【請求項６】ブロック間値遅延調整工程が、少なくと
   も、配線の長さを可変とすることにより遅延値を調整す
   ることを特徴とする請求項５記載の半導体装置の同期回
   路レイアウト設計方法。
7. 【請求項７】ブロック間値遅延調整工程が、少なくと
   も、回路中の容量値を可変とすることにより遅延値を調
   整することを特徴とする請求項５記載の半導体装置の同
   期回路レイアウト設計方法。
8. 【請求項８】ブロック間値遅延調整工程が、少なくと
   も、ゲート段数を可変とすることにより遅延値を調整す
   ることを特徴とする請求項５記載の半導体装置の同期回
   路レイアウト設計方法。