JPH0442571A - 半導体集積回路装置における集積回路素子の配置方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置における集積回路素子
の配置方法に関し、特に、いわゆるミニカット法により
複数個の集積回路素子を半導体基板上に配置する方法に
関するものである。

［従来の技術］ 第３図は、従来のミニカット法による集積回路素子の配
置方法を示すフローチャートである。ここでミニカット
法とは、半導体基板の所定の領域を分割するためのカッ
トラインが、集積回路素子間を接続する信号線と交差す
る数が最少となるように集積回路素子を配置する１つの
方法をいう。

第３図を参照して、従来のミニカット法による集積回路
素子の配置方法は、ステップ３１と、ステップ２と、ス
テップ３と、ステップ３４と、ステップ５と、ステップ
６とからなる。ステップ３１においては、集積回路基板
を分割するための垂直方向および水平方向の複数本の直
線（以下、カットラインと称する）と、そのカットライ
ンによる分割順序とが設定される。ステップ２において
は、処理中のカットラインを示す変数ｉが初期化される
。ステップ３においては、予め決められているカットラ
インによる分割の順序のｉ番目のカットラインで集積回
路基板が２つの領域に分割される。ステップ３４におい
ては、配線時にカットラインと交わる信号線の数が最少
となり、かつカットラインの両側の各領域に割付けられ
る集積回路素子の面積の合計が各領域の面積より小さく
なるように、集積回路素子がカットラインのいずれかの
側の領域に割付けられる。全てのカットラインについて
処理を終えるまで、ステップ５，６において変数ｉとカ
ットラインの本数との比較、および変数１のカウントア
ツプが行なわれることにより、ステップ３，３４が繰返
される。

第４Ａ図〜第４Ｃ図は、上記の従来方法による集積回路
素子の配置過程を示す模式図である。

第４Ａ図を参照して、今、集積回路素子９ａ〜９ｈが１
つの集積回路基板の領域に配置される場合について考え
る。集積回路素子９ａ、　　９ｂ、　　９Ｃは信号線１
０ａによって相互に接続される。集積回路素子９ｂ、９
ｄは信号線１０ｂによって接続される。集積回路素子９
ｂ、９ｅは信号線１０Ｃによって接続される。集積回路
素子９ｇ、９ｈは信号線１０ｄによって接続される。集
積回路素子９ｅ、９ｇは信号線１０ｅによって接続され
る。

集積回路素子９ｆ、９ｈは信号線１０ｆによって接続さ
れる。ただし、この段階では配線はまだ行われておらず
、配線経路も決定していない。

第４Ｂ図を参照して、集積回路基板１１の平面領域を分
割するために４本のカットライン１４ａ。

１４ｂ、１４ｃ、１４ｄが割当てられている。配置領域
１２ａ、１２ｂは集積回路素子９ａ〜９ｈを配置するた
めの領域である。また、破線で示される配線格子１３は
、各集積回路素子間の配線を行なうために用いられる格
子である。

次に、第３図、第４Ａ図〜第４Ｃ図を参照して、従来の
集積回路素子の配置方法について説明する。

まず、第３図のステップ３１を参照して、最初に集積回
路基板１１を′分割するためのカットライン１４ａ〜１
４ｄが設定される。さらに、カットライン１４ａ　〜１
４ｄについては、１４ｄ、１４ａ、１４ｂ、１４ｃの順
序でカットラインによる分割処理が行なわれることが予
め決められているものとする。ここでは、第４Ｂ図に示
すように、カットライン１４ａ〜１４ｄによる分割で定
められる領域に集積回路素子９ａ〜９ｈが、それぞれ１
個ずつ配置できるように設定している。

次に、第３図のステップ３を参照して、予め決められて
いる順序に従って、カットライン１４ｄによって集積回
路基板１１が分割される。この分割が終了した後、第３
図のステップ３４で示されるように、配線時にカットラ
イン１４ｄと交わる信号線の数が最少となるように、か
つカットライン１４ｄの両側の各領域に割付けられる集
積回路素子の面積の合計が各領域の面積より小さくなる
ように、集積回路素子９ａ〜９ｈがいずれかの領域に割
付けられる。ここでは、第４Ｃ図に示されるように、集
積回路素子９ａ、９ｂ、９ｃ、９ｄがカットライン１４
ｄの上側の領域に、集積回路素子９ｅ、９ｆ、９ｇ、９
ｈがカットライン１４ｄの下側の領域にそれぞれ割付け
られる。その後、第３図のステップ５，６によって、残
りのカットライン１４ａ〜１４ｃについても上記と同様
の処理が行なわれる。このようにして、第４Ｃ図に示さ
れるように、各集積回路素子９ａ〜９ｈが配置される。

［発明が解決しようとする課題］ 従来のミニカット法による集積回路素子の配置方法は以
上のように行なわれるので、各信号線の配線長は考慮さ
れないで集積回路素子がカットラインのいずれかの側の
領域に割付けられる。すなわち、第４Ｃ図に示されるよ
うに、特定の信号線の配線長、たとえば信号線１０ｄの
配線長が他の信号線に比べて長くなるように、集積回路
素子が配置される。そのため、半導体集積回路装置全体
において、特定の信号線で伝達される電気信号の伝播遅
延時間が長くなるという問題点があった。

その結果、半導体集積回路装置の誤動作が引起こされる
等の問題点があった。

そこで、この発明の目的は、以上のような問題点を解消
するとともに、各信号線の配線長が予め設定された上限
値以下となるように集積回路素子を配置することが可能
な、半導体集積回路装置における集積回路素子の配置方
法を提供することである。

［課題を解決するための手段］ この発明に従った半導体集積回路装置における集積回路
素子の配置方法は、以下のステップを備える。

（ｉ）　　半導体基板の所定の平面領域を分割するため
の複数本の分割線と、その分割線を所定の平面領域に割
当てる順序と、集積回路素子間を接続する信号線ごとの
配線長の許容上限値とを設定する第１のステップ。

（ｉ　ｉ）　　上記順序により決定される１本の分割線
で分割された２つの平面領域内にそれぞれ集積回路素子
を割当てる第２のステップ。

上記第２のステップにおいては、集積回路素子の配線時
に分割線と交差する信号線の数が最少となり、かつ２つ
の平面領域の各々に割当てられる集積回路素子の面積の
合計が平面領域の各々の面積よりも小さくなり、かつ信
号線の予想配線長が許容上限値以下となるように、集積
回路素子が割当てられる。

上記第１のステップと第２のステップとは、上記の順序
に従って分割線の数だけ繰返される。

［作用］ この発明においては、分割線によって分けられた平面領
域内に集積回路素子を割当てるステップは、各集積回路
素子間を接続する信号線ごとの予想配線長が許容上限値
以下となるように行なわれる。そのため、各信号線の配
線長が予め設定された許容上限値以下となるように集積
回路素子が割当てられる。これにより、配線混雑のより
少ない集積回路素子の配置パターンが得られる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明の一実施例による集積回路素子の配
置方法を示すフローチャートである。第１図を参照して
、ステップ１においては、集積回路基板を分割するため
の垂直方向と水平方向の複数本のカットライン、それら
のカットラインによる分割順序、および素子間を接続す
る信号線ごとの配線長の許容上限値が設定される。ステ
ップ２においては、処理中のカットラインを示す変数ｉ
が初期化される。ステップ３においては、予め決められ
ているカットラインによる分割の順序のｉ番目のカット
ラインで集積回路基板が２つの領域に分割される。ステ
ップ４においては、以下の３つの条件をみたすように集
積回路素子がカットラインのいずれかの側の領域に割付
けられる。

■　カットラインと交わる信号線の数が最少になること
。

■　信号線の予想配線長がステップ１で設定された許容
上限値以下となること。

ここで、（予想配線長）＝Ｈ＋Ｖ＋ｉ、＋ｉｖで表わさ
れる。Ｈは各信号線が交差する水平のカットラインのう
ち、最も上と最も下の水平カットラインの間隔を示す。

■は各信号線が交差する垂直のカットラインのうち、最
も左と最も右の垂直カットラインの間隔を示す。ｉＨは
水平カットラインの平均間隔を示す。ｉｖは垂直カット
ラインの平均間隔を示す。

■　カットラインの両側の領域それぞれに割付けられる
集積回路素子の面積の合計が各領域の面積より小さくな
ること。

ステップ５においては、変数ｉの示す値がステップ１で
設定したカットラインの本数と等しくなったかどうかを
判定し、等しくない場合には、ステップ６において変数
ｉの値が１だけ増加させられる。このステップ５，６の
処理によって、全てのカットラインについてステップ３
，４が繰返される。

第２Ａ図〜第２Ｅ図は、この発明に従った集積回路素子
の配置過程を示す模式図である。これらの図の各部分を
示す符号は第４Ａ図〜第４Ｃ図で示される従来例と同様
であるので、その説明を省略する。

次に、第１図、第２Ａ図〜第２Ｅ図を参照して、本発明
の集積回路素子の配置方法について説明する。従来例と
同様に、第２Ａ図に示された集積回路素子９ａ〜９ｈが
信号線１０ａ〜１０ｆによって接続されるものとする。

これらの集積回路素子９ａ〜９ｈは、第２Ｂ図における
集積回路基板１１上の配置領域１２ａ、１２ｂに配置さ
れるものとする。

まず、第１図のステップ１を参照して、従来例と同様に
、集積回路基板１１を分割するためのカットライン１４
ａ〜１４ｄが設定される。ここで、水平カットラインの
平均間隔１８＝４格子（配線格子１３の間隔の４個分）
、垂直カットラインの平均間隔ｉｖ　＝４格子とする。

また、カットラインによる分割順序は１４ｄ、１４ａ、
１４ｂ、１４ｃの順序とする。さらに、信号線１０ｄ、
１０ｅの許容最大配線長を１０格子と設定する。

次に、第１図のステップ３に従い、カットライン１４ｄ
による分割が行なわれる。第１図のステップ４に従って
、第２Ｃ図に示すように、この分割によって生じた２つ
の領域のうち、カットライン１４ｄの上側の領域には集
積回路素子９ａ、９ｂ、９ｃ、９ｄが割付けられ、カッ
トライン１４ｄの下側の領域には集積回路素子９ｅ、　
　９ｆ、　　９ｇ、９ｈが割付けられる。この時、カッ
トライン１４ｄと交差する信号線の数は１である。すな
わち、第２Ａ図で示される信号線１０ｃのみがカットラ
イン１４ｄと交差する。また、信号線１０ｄ。

１０ｅの予想配線長は、Ｈ＝Ｖ＝Ｏであるので、それぞ
れ８格子となる。

第１図のステップ５，６の処理により、次にカットライ
ン１４ａによる分割が行なわれる。この分割により第２
Ｄ図に示すように、カットライン１４ｄとカットライン
１４ａとで区分された４つの領域に集積回路素子が割付
けられる。

次に、カットライン１４ｂによる分割が行なわれる。こ
の時、仮に集積回路素子９ｅがカットライン１４ｂの右
側、集積回路素子９ｇがカットライン１４ｂの左側に割
付けられると、信号線１０ｄはカットライン１４ａ、１
４ｂと交差しなければ配線することができない。そのた
め、信号線１０ｄの予想配線長（＝Ｈ＋Ｖ＋　ｉ　Ｈ＋
　ｉ　ｖ　）は１２格子（Ｈ＝０．　Ｖ＝４．　　ｉ　
Ｈ＝４．　　ｉ　ｖ　＝４）となる。その結果、信号線
１０ｄの予想配線長は許容最大配線長１０格子よりも長
くなる。したがって、第２Ｅ図に示されるように、集積
回路素子９ｅ、９ｇは、カットライン１４ｂのそれぞれ
左側、右側に割付けられる。カットライン１４ｂと同様
にしてカットライン１４ｃによる分割が行なわれること
により、第２Ｅ図で示される集積回路素子の配置パター
ンが得られる。

第２Ｅ図から明らかなように、各信号線の配線長は許容
最大配線長１０格子よりも小さくなっている。

［発明の効果］ 以上のように、この発明によれば各信号線の配線長が予
め設定された許容上限値以下となるように集積回路素子
が配置される。そのため、配紳混雑がより少なくなり、
かつ半導体集積回路装置において特定の信号線上の電気
信号伝播遅延時間が長くなることはない。したがって、
半導体集積回路装置の誤動作を引起こすことのない集積
回路素子の配置パターンが得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例による集積回路素子の配
置方法を示すフローチャートである。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図は
この発明の一実施例による集積回路素子の配置過程を示
す模式図である。 第３図は、従来の集積回路素子の配置方法を示すフロー
チャートである。 第４Ａ図、第４Ｂ図、第４Ｃ図は従来の集積回路素子の
配置過程を示す模式図である。 図において、９ａ、　　９ｂ、　　９ｃ、　　９ｄ、　
　９ｅ。 ９ｆ、９ｇ、９ｈは集積回路素子、１０ａ、１０ｂ、１
０ｃ、１０ｄ、１０ｅ、１０ｆは信号線、１１は集積回
路基板、１２ａ、１２ｂは配置領域、１３は配線格子、
１４　ａ、　　１４　ｂ、　　１４　ｃ、　　１４ｄは
カットラインである。 なお、各図中、同一符号は同一または相当部分を示す。 （ほか２名） 第２Ａ図 第２Ｃ図 第２Ｄ図 第２Ｅ図 第３図

Claims (1)

【特許請求の範囲】
1. （１）複数個の集積回路素子を半導体基板上に配置する
   ための半導体集積回路装置における集積回路素子の配置
   方法であって、 前記半導体基板の所定の平面領域を分割するための複数
   本の分割線と、その分割線を前記所定の平面領域に割当
   てる順序と、前記集積回路素子間を接続する信号線ごと
   の配線長の許容上限値とを設定する第１のステップと、 前記順序により決定される１本の分割線で分割された２
   つの平面領域内にそれぞれ前記集積回路素子を割当てる
   第２のステップとを備え、 前記第２のステップは、前記集積回路素子の配線時に前
   記分割線と交差する前記信号線の数が最少となり、かつ
   前記２つの平面領域の各々に割当てられる前記集積回路
   素子の面積の合計がその平面領域の各々の面積よりも小
   さくなり、かつ前記信号線の予想配線長が前記許容上限
   値以下となるように行なわれ、さらに、 前記第１のステップと前記第２のステップとを前記順序
   に従って前記分割線の数だけ、繰返すことを備えた、半
   導体集積回路装置における集積回路素子の配置方法。