JPS62217369A - 回路図自動作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ゲート回路素子等の素子シンボルの回路図上の大きさと
、その接続ネット数とに対応して、その素子シンボルの
占有段数を予め設定し、機能図に基づいて素子シンボル
を自動配置する時に、図面枠上に形成された段数に従っ
て占有段数が設定された素子シンボルの配置位置を決定
するもので、配線収容性の良い回路図を自動的に作成す
ることができるものである。

〔産業上の利用分野〕

本発明は、機能図から回路図を自動的に作成する回路図
自動作成方法に関するものである。

ＣＡＤ　（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　　Ｄｅｓｉ
ｇｎ　）等による機能図から回路図を作成し、集積回路
のパターン等の自動作成或いはプリント基板上の配置パ
ターン等の自動作成が行われるものである。回路図は、
素子シンボルの最適配置は勿論のこと、配線が識別し易
いように作成されることが望ましいものである。

〔従来の技術〕

機能図から回路図を自動的に作成する場合に、素子シン
ボルを自動配置した後に、素子シンボル間の配線を行う
ことになる。従来は、例えば、第６図に示すように、素
子Ａ、Ｃ，Ｂの順序に縦続接続した回路図を作成する場
合、素子Ａの入力段が１、その出力段と素子Ｃの入力段
とが２、素子Ｃの出力段と素子Ｂの入力段とが３、素子
Ｂの出力段が４のように設定され、又図面枠上に段数が
形成され、各段は、素子配置段と股間スペースとからな
り、各素子Ａ、Ｃ，Ｂは、図面枠上の段数と素子Ａ、Ｃ
，Ｈの入力段と出力段との数字に合致するように自動配
置が行われる。

従って、素子Ａは入力段が図面枠上の第１段に配置され
、素子Ｃは入力段が図面枠−ヒの第２段に配置され、又
素子Ｂは入力段が図面枠上の第３段に配置されることに
なる。このように自動配置が行われた後に、素子間を接
続する配線が行われるもので、その場合に、素子Ｃ，Ｂ
間の配線の折返しが生じるので、点線で示すように素子
Ｂの配置換えを行う場合もある。

〔発明が解決しようとする問題点〕

素子Ｃのように、比較的大きく且つ接続ネット数が多い
素子に対しても、その素子Ｃの大きさに従った配置を行
うものであるから、第６図の素子Ａ、Ｃ間のように、素
子配置段の一部と段間スベ一部とが形成されるだけであ
り、素子Ｃの素子Ａ側のネジ１〜数が多い場合に、所望
の間隔を持った配線を形成することができないことにな
る。従って、この場合は、配線形成工程で素子Ｃの再配
置処理を行う必要が生じる欠点があった。

又素子Ｃのように、図面枠上の複数段を占有する大きさ
の場合に、次の素子Ｂの入力段の数と図面枠」二の段数
とが合致するように配置される為、素子Ｃの下に素子Ｂ
が配置されることになる。従って、素子Ｃと素子Ｂとの
間の配線は折返しが生じるものとなる。このような折返
しの配線を修正する為に、素子Ｂの再配置処理を行う必
要が生じる欠点があった。

本発明は、配線の収容性を向ヒして素子シンボルの最適
配置を可能とすることを目的とするものである。

〔問題点を解決するための手段〕

本発明の回路同自動作成方法は、素子シンボルの大きさ
及び接続ネット数に対応して、その素子シンボルの占有
段数を予め設定し、配線収容性を向」ニさせたものであ
り、第１図を参照して説明する。素子Ａ、Ｃ，Ｂを縦続
接続した回路図を作成する場合に、素子Ａ、Ｃ，Ｂの占
有段数を、その素子Ａ、Ｃ，Ｂの大きさ及び接続ネット
数に対応して予め設定するもので、例えば、図面枠上の
１段の大きさを基本素子の大きさとし、素子Ａは基本素
子より小さいことにより、その占有段数は基本素子の占
有段数と同じ縦横それぞれ１段とし、又素子Ｃば、縦が
基本素子の２倍、横が３倍であるが、接続ネソｌ−数が
７以上であるから、縦は３段、横は５段の占有段数とし
、又素子Ｂは、縦が基本素子の２倍、横が１倍であるか
ら、縦は３段、横は２段の占有段数とする。

このように予め占有段数が設定された素子Ａ。

Ｃ，Ｂを、機能図に基づいて図面枠に配置する時に、素
子Ａ、Ｃ，Ｂの占有段数の入力段の数と、図面枠上の段
数とが合致するように自動配置するものである。

〔作用〕

図面枠上の素子配置段を基本の大きさとした基本素子よ
り小さい素子は、その基本素子の大きさの占有段数とす
ることにより、素子Ａのように素子シンボルとして小さ
い形状に設定されていても、図面枠上に素子配置段毎に
配置されるから、配線形成が容易となると共に、素子配
置の認識が容易となる。又素子Ｃのように、図面枠上の
複数段を占有する大きさの素子シンボルの場合に、縦。

横それぞれ１段が付加され、且つ接続ネット数が所定数
、例えば、７以上の時に、更番こ１段が付加されるので
、素子Ｂ、Ｃのように、基本素子より大きい形状の素子
シンボルの場合の周辺の配線形成領域が充分に確保され
ることになる。更に、接続ネット数が多い場合に、更に
１段付加されるから、配線形成領域が充分に確保され、
配線収容性が向上する。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第１図は本発明の実施例の自動配置説明図であり、ゲー
ト回路等の素子Ａ、Ｃ，Ｂを縦続接続しく６） た場合の主として横方向の配置位置を示すものである。

又素子Ａは図面枠上の段数の素子配置段より小さい形状
を有し、素子Ｃは入力段の端子数が７で、且つ縦と横と
が図面枠上の複数段の大きさの形状を有し、素子Ｂば縦
が図面枠上の複数段の大きさで、横が１段の大きさを有
する例を示す。

第２図は素子占有段数説明図であり、（ａｌは縦。

横がそれぞれ図面枠上の素子配置段を基にした１段の大
きさの基本素子を示し、（ｂｌは基本素子より小さい素
子Ａを示し、基本素子より小さい素子シンボルは、総て
縦、横１段の基本素子の占有段数に設定する。又（ｃ）
に示す素子Ｂは、縦が２段、横が１段の大きさを有する
形状であり、それぞれ１段を付加して、縦３段、横２段
の占有段数に設定する。又（ｄ）に示す素子Ｃは、縦が
２段、横が３段の大きさを有する形状であると共に、左
側の端子数が７の場合であり、縦３段、横５段の占有段
数に設定する。

前述の占有段数の設定の条件は、素子シンボルの縦、横
の段数が、０１段に満たない場合は１段とし、０１段以
上の場合はその段数に＋１し、■側面の端子数が７以上
の場合は更に＋１する。なお、このような設定条件は、
図面枠上の段間スペースの大きさ、端子数が非常に多い
素子、配線幅及び間隔等を考慮して定めることができる
ものである。

第１図に於ける素子Ａ、Ｂ、Ｃは、第２図の（ｂ）、　
（Ｃ１，（ｄ）に示す素子Ａ、Ｂ、Ｃの形状及び予め設
定された占有段数を有するものであり、従って、素子Ａ
の入力段は１、出力段は２（素子Ａの占有段数は１）、
素子Ｃの入力段は２、出力段は７　（素子Ｃの占有段数
は５）、素子Ｂの入力段は７、出力段は９（素子Ｂの占
有段数は２）であるから、図面枠上の段数と合致するよ
うに自動配置すると、図示のように、素子Ａと素子Ｃと
の間には、図面枠上の２段分の間隔が形成され、素子Ｂ
は、素子Ｃの下ではなく右側に配置され、且つ素子Ｃと
素子Ｂとの間には図面枠上の１段以上の間隔が形成され
ることになる。従って、端子数が多い素子Ｃに対する配
線形成が容易となる。

第３図は本発明の実施例のフローチャートを示し、ペー
ジ分割処理に於いて、パラメータとしてＡ２版、Ａ３版
、８２版等の図面サイズが加えられ、又データベースか
ら回路のネットリストが加えられ、素子形状ライブラリ
からの素子形状情報を基に、知識データベースのページ
分割ルールに従ってページ分割が行われる。即ち、指定
された図面サイズの図面（ページ）毎に、機能図に基づ
いて作成される回路図の全部或いはその一部を形成する
複数の素子が配置されるように予め分割処理される。そ
の分割された各ページデータは、中間データとして、ペ
ージ１データ〜ベージｎ　７’　−タで示すように一時
的に蓄積される。

第４図はネットリストの説明図であり、素子データとし
て、例えば、素子ａ、ｂ、その素子ａ。

ｂの端子ａＩ、ａ２．　　・”、ｂＩ＋　　ｂ２＋　　
”・、素子名ＸＸ、ＹＹ等が格納され、又ネットデータ
として、例えば、素子ａの端子ａ、と素子すの端子ｂ１
とが接続されるようなデータが格納されている。従って
、回路図を作成する為の素子が決定されると、素子間の
接続は、このネットリストのネットデータに基づいて形
成されることになる。

素子形状ライブラリには、素子データに於ける素子名ｘ
ｘ、ｙｙ、　　・・・等に対応して、アンド回路、オア
回路、インバータ等や単一のトランジスタ等の素子の形
状が格納されている。この素子形状ライブラリに、第２
図について説明したような素子の占有段数が設定されて
いる。従って、ページ分割処理に於いては、指定された
図面サイズ内に配置すべき素子の種類と数とが仮定され
て、各素子の占有段数の総計を基に、指定された図面サ
イズ内に配置可能か否かを判定することができる。

第３図に於いて、ページ分割処理が行われた後に、ペー
ジｉ　　（１〜ｎ）のページデータＤｏについて次の処
理を行う。即ち、ページ量データの素子配置処理を行う
もので、素子形状ライブラリに於ける素子の占有段数等
と知識データベースの素子配置ルールとに従って素子の
自動配置が行われる。その場合に、第１図について説明
したように、図面枠上の段数と、素子の占有段数とに基
づいて素子の配置が行われる。

ページデータの素子配置が終了すると、ベージ量データ
の配線処理に移行し、素子形状ライブラリの素子の端子
等を含む素子形状の情報と、知識データベースの配線ル
ールとに従って自動配線形成が行われる。即ち、図面枠
内に配置された素子の端子間を接続する配線が形成され
る。

ページｉがｎに等しくなった時（ｉ＝ｎ）、即ち、ペー
ジ分割されたページデータについて全ページデータの処
理が終了すると、データのセーブ処理が行われ、データ
ベースに回路図データが格納される。

第５図は素子配置及び配線の説明図であり、機能図的に
ページ分割された成るページ内に、素子Ａ−Ｆによる回
路が上段に示すように決定されると、中段に示すように
、指定された図面ザイズの図面枠内に各素子Ａ−Ｆの配
置が行われる。即ち、素子Ａ−Ｆの占有段数を基に、第
１図について説明したように、素子Ａ〜Ｆの自動配置が
行われる。点線は、各素子Ａ−Ｆ間の接続を示す。

素子配置が決定されると、下段に示すように、素子Ａ−
Ｆ間の配線が配線ルールに従って形成されて、成るペー
ジの回路図データが作成されることになる。この回路図
データをプリント出力することにより、所望の回路図が
得られる。

〔発明の効果〕

以」二説明したよにう、本発明は、機能図を基に回路図
を自動作成する時に、素子シンボルの大きさ及び接続ネ
ット数に対応して、その素子シンボルの占有段数を予め
設定し、図面枠上の段数に従って占有段数が設定された
素子シンボルを配置するものであり、端子数が多い場合
は、占有段数が例えば＋１されて大きくなるから、素子
間に充分な配線形成領域を確保することができる。

又図面枠上の複数段を占める大きさの素子シンボルにつ
いては、例えば、占有段数が少なくとも＋１されて太き
（なるから、信号の流れに沿って素子シンボルを配置す
ることが可能となる。従って、素子シンボル間の配線収
容性が向上し、判り易い回路図を自動的に作成すること
ができる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の自動配置説明図、第２図（ａ
）〜（ｄｌは素子占有段数説明図、第３図は本発明の実
施例のフローチャート、第４図はネットリストの説明図
、第５図は素子配置及び配線の説明図、第６図は従来例
の説明図である。 Ａ、Ｂ、Ｃはゲート回路等の素子である。

Claims (1)

1. 【特許請求の範囲】 図面枠上に段数が形成され、該段数を素子シンボルの配
   置基準として、機能図に基づいた素子シンボルを自動配
   置する回路図自動作成方法に於いて、 前記素子シンボルの大きさ及び接続ネット数に対応して
   該素子シンボルの占有段数を予め設定しておき、図面枠
   上の段数に従って占有段数が設定された前記素子シンボ
   ルを機能図に基づいて自動配置する工程を含む ことを特徴とする回路図自動作成方法。